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1 | Cronograma | Sesion | Horas | Tema | Paralelo | |||||||||||||
2 | Lunes 20 de Ene | 1 | 3 | -Introducción(Materia, pagina web, Alumnos, y Perfil del Profesor) -Reglas de Juego(Silabus, Porcentajes, PFinal). -Personas sobresalientes del curso en la industria. -Repaso de sistemas digitales(Sistemas numericos IEEE 754). -Capas de abstracción. -Diseño con FPGAs(¿Por qué es importante?). -Introducción a Verilog HDL Parte 1 (Mi primer Chip Digital). -Synthesis, Fit and Place y Generate. -Entrega del PCB (PSP Screen) | T R A B A J A R E N E L P R O Y E C T O F I N A L | |||||||||||||
3 | Jueves 23 de Ene | 2 | 2 | -DE0-NANO and Cyclone IV. -Introducción a Verilog HDL Parte 2 (Mux, Logica combinacional y operadores). | ||||||||||||||
4 | Lunes 27 de Ene | 3 | 3 | -Introducción a Verilog HDL Parte 3 (Logica secuencial). -Divisores de frecuencia. -PLL. -Contadores. -Shift register. -PWM. -Sincronizadores de Frecuencia. | ||||||||||||||
5 | Jueves 30 de Ene | 4 | 2 | -Introducción a Verilog HDL Parte 4 (Logica secuencial). -SRAM, SDRAM. -FIFO buffer. -M9K Module. -RAM Initial Values. | ||||||||||||||
6 | Lunes 3 de Feb | 5 | 3 | -Finite State Machine (FSM), Mealy and Moore. -Finite State Machine with Data Path (FSMD). | ||||||||||||||
7 | Jueves 6 de Feb | 6 | 2 | Entrega del Lab 1 | ||||||||||||||
8 | Lunes 10 de Feb | 7 | 3 | -Clock Skew. -Routing delay y Fan out. -Pipelining (Paralelismo). | ||||||||||||||
9 | Jueves13 de Feb | 8 | 2 | -OpenCores and IPCores (NCO). -Digital Frequency Synthesis. | ||||||||||||||
10 | Lunes 17 de Feb | 9 | 3 | -Modulaciones Digitales ASK, FSK, BPSK y QPSK. -Delta Sigma. | ||||||||||||||
11 | Jueves 20 de Feb | 10 | 2 | -Diseño de Filtros FIR(Hanning,Hamming, Blackman...). | ||||||||||||||
12 | Lunes 24 de Feb | 11 | 3 | -Sincronizador de Video VGA. -Signal Processing and Waves Graphing Acceleration using FPGA. | ||||||||||||||
13 | Jueves 27 de Feb | 12 | 2 | Entrega del Lab 2 | ||||||||||||||
14 | Lunes 3 de Marz | 13 | 3 | -Transition Minimized Differential Signaling (TMDS) -Interfaz de Video HDMI y DVI. | ||||||||||||||
15 | Jueves 6 de Marz | 14 | 2 | -Soft-Cores and HardCopy. -Arquitectura del Soft-Core Nios II. | ||||||||||||||
16 | Lunes 10 y Jueves 13 de marzo | 15 | 5 | Parciales | ||||||||||||||
17 | Lunez 17 de Marz | 16 | 3 | -Qsys y Nios II IDE. -Predesigned Nios II I/O Peripherals. | ||||||||||||||
18 | Jueves 20 de Marz | 17 | 2 | Entrega del Lab 3 | ||||||||||||||
19 | Lunes 24 de Marz | 18 | 3 | Festivo == Tarea | ||||||||||||||
20 | Jueves 27 de Marz | 19 | 2 | -Repaso Lenguaje C y Nios II Drivers | ||||||||||||||
21 | Lunes 31 de Marz | 20 | 3 | -Repaso Lenguaje C y Nios II Drivers | ||||||||||||||
22 | Jueves 3 de Abril | 21 | 2 | -Driver Designing and Custom Peripheral With PIO Cores. | ||||||||||||||
23 | Lunes 7 de Abril | 22 | 3 | -Avalon Interconnect (Avalon MM Interface) -Interrupt and ISR, Nios II. | ||||||||||||||
24 | Jueves 10 de Abril | 23 | 2 | -SDRAM Controller. | ||||||||||||||
25 | Lunes 14 de Abril | 24 | 3 | -Nios II and Video Interfaces | ||||||||||||||
26 | Jueves 17 de Abril | 25 | 2 | Festivo == Tarea | ||||||||||||||
27 | Lunes 21 de Abril | 26 | 3 | -Multicore | ||||||||||||||
28 | Jueves 24 de Abril | 27 | 2 | -SD Card Interface Using Nios II. -Reading and writing Files on SD Card Using Nios II. -WAV Format. | ||||||||||||||
29 | Lunes 28 de Abril | 28 | 3 | |||||||||||||||
30 | Jueves 1 de Mayo | 29 | 2 | Entrega del Lab 4 | ||||||||||||||
31 | Lunes 5 de Mayo | 30 | 3 | -Hardware Accelerators (Fractal Mandelbrot) on FPGAs | ||||||||||||||
32 | Jueves 8 de Mayo | 31 | 2 | |||||||||||||||
33 | Lunes12 de Mayo | 32 | 3 | -Real Time Operating Systems(UCOS-II) | ||||||||||||||
34 | Jueves 15 de Mayo | 33 | 2 | -Real Time Operating Systems(UCOS-II) | ||||||||||||||
35 | Lunes 26 de Mayo | 34 | -Presentacion del Proyecto Final | |||||||||||||||
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