1 of 82

Diseño de Sistemas Combinacionales

"No me digas las horas que trabajas, dime qué consigues.” Vincet castellano”

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Facultad de Ingeniería Mecánica y Eléctrica

Sistemas Digitales

Electrónica Digital I

M. C. Juan Angel Garza Garza

2 of 82

Sistema Combinacional

Es aquel bloque digital en donde los valores de salida dependen únicamente de las combinaciones de entrada.

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Sistemas Digitales

Electrónica Digital I

3 of 82

Aplicaciones de los Sistemas Combinacionales

Sistema Combinacional

Funciones �Lógicas y �Aritméticas

Sumadores

Multiplication

Division

Comparación

Subestructuras

Transmisión de datos

Multiplexer

De-Multiplexer

Encoder

Decoder

Convertidores de código

Binario, Gray, Jonhson

Wan-Go, BCD, 2421, Aiken, Ex3, 7 segmentos

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4 of 82

Método del Diseño Combinacional

1.- Especificar el Sistema

2.- Determinar entradas y salidas

3.- Construir la Tabla de Verdad

4.- Ecuaciones Mínimas

5.- Diagrama Esquemático

7.- Construir un Prototipo

6.- Simulación

HDL

equations

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Electrónica Digital I

5 of 82

Lenguaje de Descripción de Hardware

ABEL-HDL, equations

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Electrónica Digital I

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Archivo en formato �ABEL-HDL incluyendo la simulación

MODULE ovejas

"entradas

P,O,L pin 1,2,3;

"salida

Al pin 14 istype 'com';

equations

Al=O&(P#L);

test_vectors

([P,O,L]->Al)

[0,0,0]->.x.;

[0,0,1]->.x.;

[0,1,0]->.x.;

[0,1,1]->.x.;

[1,0,0]->.x.;

[1,0,1]->.x.;

[1,1,0]->.x.;

[1,1,1]->.x.;

END

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Electrónica Digital I

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Simulación

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Electrónica Digital I

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Método del Diseño Combinacional

1.- Especificar el Sistema

2.- Determinar entradas y salidas

3.- Construir la Tabla de Verdad

4.- Ecuaciones Mínimas

5.- Diagrama Esquemático

7.- Construir un Prototipo

6.- Simulación

ABEL-HDL

Truth_TABLE

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MODULE cpistas

“23 marzo 2020 Diseño combinacional Aeropuerto de 4 pistas

A,B,C,D pin 1..4;

ANTONOV,AIRBUS pin 15,14 istype 'com';

Truth_Table

([A,B,C,D]->[ANTONOV,AIRBUS])

[0,0,0,0]->[0,0];

[0,0,0,1]->[0,0];

[0,0,1,0]->[0,0];

[0,0,1,1]->[0,1];

[0,1,0,0]->[0,0];

[0,1,0,1]->[0,0];

[0,1,1,0]->[0,1];

[0,1,1,1]->[1,0];

[1,0,0,0]->[0,0];

[1,0,0,1]->[0,0];

[1,0,1,0]->[0,0];

[1,0,1,1]->[0,1];

[1,1,0,0]->[0,1];

[1,1,0,1]->[0,1];

[1,1,1,0]->[1,0];

[1,1,1,1]->[1,0];

m

A

B

C

D

ANTONOV

AIRBUS

0

0

0

0

0

0

0

1

0

0

0

1

0

0

2

0

0

1

0

0

0

3

0

0

1

1

0

1

4

0

1

0

0

0

0

5

0

1

0

1

0

0

6

0

1

1

0

0

1

7

0

1

1

1

1

0

8

1

0

0

0

0

0

9

1

0

0

1

0

0

10

1

0

1

0

0

0

11

1

0

1

1

0

1

12

1

1

0

0

0

1

13

1

1

0

1

0

1

14

1

1

1

0

1

0

15

1

1

1

1

1

0

Programación en ABEL-HDL

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Electrónica Digital I

10 of 82

MODULE cpistas

"23 marzo 2020

"Aeropuerto de 4 pistas

A,B,C,D pin 1..4;

ANTONOV,AIRBUS pin 15,14 istype 'com';

Truth_Table

([A,B,C,D]->[ANTONOV,AIRBUS])

[0,0,1,1]->[0,1];

[0,1,1,0]->[0,1];

[0,1,1,1]->[1,0];

[1,0,1,1]->[0,1];

[1,1,0,0]->[0,1];

[1,1,0,1]->[0,1];

[1,1,1,0]->[1,0];

[1,1,1,1]->[1,0];

Las salidas de las combinaciones no listadas �la toma como cero

m

A

B

C

D

ANTONOV

AIRBUS

0

0

0

0

0

0

0

1

0

0

0

1

0

0

2

0

0

1

0

0

0

3

0

0

1

1

0

1

4

0

1

0

0

0

0

5

0

1

0

1

0

0

6

0

1

1

0

0

1

7

0

1

1

1

1

0

8

1

0

0

0

0

0

9

1

0

0

1

0

0

10

1

0

1

0

0

0

11

1

0

1

1

0

1

12

1

1

0

0

0

1

13

1

1

0

1

0

1

14

1

1

1

0

1

0

15

1

1

1

1

1

0

Programación en ABEL-HDL

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Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

11 of 82

m

A

B

C

D

ANTONOV

AIRBUS

N(10)

0

0

0

0

0

0

0

​

1

0

0

0

1

0

0

​

2

0

0

1

0

0

0

​

3

0

0

1

1

0

1

1

4

0

1

0

0

0

0

​

5

0

1

0

1

0

0

​

6

0

1

1

0

0

1

1

7

0

1

1

1

1

0

2

8

1

0

0

0

0

0

​

9

1

0

0

1

0

0

​

10

1

0

1

0

0

0

​

11

1

0

1

1

0

1

1

12

1

1

0

0

0

1

1

13

1

1

0

1

0

1

1

14

1

1

1

0

1

0

2

15

1

1

1

1

1

0

2

P=[A,B,C,D];

S=[AN,AI];

En ABEL-HDL se pueden definir conjuntos de valores binarios para agrupar varias señales en una sola variable compuesta.�Por ejemplo: P=[A,B,C,D]; S=[AN,AI];�Esto permite representar un grupo de bits como una variable única, similar a un valor decimal

Truth_Table

(P->S)

3->1;

6->1;

7->2;

11->1;

12->1;

13->1;

14->2;

15->2;

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MODULE cpistas

A,B,C,D pin 1..4;

ANTONOV,AIRBUS pin 15,14 istype 'com’;

P=[A,B,C,D]; S=[AN,AI];

Truth_Table

(P->S)

3->1;

6->1;

7->2;

11->1;

12->1;

13->1;

14->2;

15->2;

Test_vectors

(P->S)

0->.x.;

1->.x.;

2->.x.;

3->.x.;

4->.x.;

5->.x.;

6->.x.;

7->.x.;

8->.x.;

9->.x.;

10->.x.;

11->.x.;

12->.x.;

13->.x.;

14->.x.;

15->.x.;

END

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Sistemas Digitales

Electrónica Digital I

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Sistemas Digitales

Electrónica Digital I

14 of 82

Método del Diseño Combinacional

1.- Especificar el Sistema

2.- Determinar entradas y salidas

3.- Construir la Tabla de Verdad

4.- Ecuaciones Mínimas

5.- Diagrama Esquemático

7.- Construir un Prototipo

6.- Simulación

​

ABEL-HDL

Equations

When Then Else

​

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Electrónica Digital I

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Multiplexor (selector de datos)

Un multiplexor (MUX) es un circuito combinacional que selecciona solo una de varias entradas y la dirige hacia una única salida, según el valor de las señales de control.

Datos

Control

Salida

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Diseñe un Multiplexor

(selector datos)

de 2 a 1 línea

Data Selectors/Multiplexers

2-Line To 1-Line

Dos entradas de datos A y B

Una entrada de control C Una salida Y

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Electrónica Digital I

17 of 82

Multiplexor de 2 a 1 línea

Si C=0 entonces la salida Y=A

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Sistemas Digitales

Electrónica Digital I

18 of 82

Multiplexor de 2 a 1 línea

Si C=1 entonces la salida Y=B

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Sistemas Digitales

Electrónica Digital I

19 of 82

Multiplexor de 2 a 1 línea

Si C=0 entonces la salida Y=A

Si C=1 entonces la salida Y=B

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Sistemas Digitales

Electrónica Digital I

20 of 82

Multiplexor de 2 a 1 línea

En la redacción del problema está aclarado el propósito y las variables que intervienen en el problema.

Si C=0 entonces la salida Y=A

Si C=1 entonces la salida Y=B

1.-Especificar el Sistema

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Electrónica Digital I

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Multiplexor de 2 a 1 línea

2.- Determinar entradas y salidas

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

22 of 82

Multiplexor de 2 a 1 línea

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

​

1

0

0

1

​

2

0

1

0

​

3

0

1

1

​

4

1

0

0

​

5

1

0

1

​

6

1

1

0

​

7

1

1

1

​

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

23 of 82

Multiplexor de 2 a 1 línea

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

​

1

0

0

1

​

2

0

1

0

​

3

0

1

1

​

4

1

0

0

​

5

1

0

1

​

6

1

1

0

​

7

1

1

1

​

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

24 of 82

Multiplexor de 2 a 1 línea

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

​

1

0

0

1

​

2

0

1

0

​

3

0

1

1

​

4

1

0

0

​

5

1

0

1

​

6

1

1

0

​

7

1

1

1

​

C=0,Y=A

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

25 of 82

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

​

5

1

0

1

​

6

1

1

0

​

7

1

1

1

​

C=1,Y=B

C=0,Y=A

Multiplexor de 2 a 1 línea

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

26 of 82

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

​

5

1

0

1

​

6

1

1

0

​

7

1

1

1

​

C=1,Y=B

Multiplexor de 2 a 1 línea

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

27 of 82

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

0

5

1

0

1

1

6

1

1

0

0

7

1

1

1

1

C=1,Y=B

Multiplexor de 2 a 1 línea

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

28 of 82

3.- tabla de verdad

m

C

A

B

Y

0

0

0

X

0

2

0

1

X

1

4

1

X

0

0

7

1

X

1

1

C=1,Y=B

X = Don’t Care No importa

Multiplexor de 2 a 1 línea

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

29 of 82

3.- tabla de verdad

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

0

5

1

0

1

1

6

1

1

0

0

7

1

1

1

1

Multiplexor de 2 a 1 línea

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Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

30 of 82

4.- ecuaciones mínimas

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

0

5

1

0

1

1

6

1

1

0

0

7

1

1

1

1

FY(C,A,B)=

C’A

+CB

Multiplexor de 2 a 1 línea

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Electrónica Digital I

31 of 82

6.- ABEL-HDL por ecuaciones

MODULE muxeq

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

equations

Y= !C&A#C&B;

END

FY(C,A,B)=C’A+CB

Multiplexor de 2 a 1 línea

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Electrónica Digital I

32 of 82

6.- ABEL-HDL

por tabla de Verdad

MODULE muxtt

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

Truth_table

([C,A,B]->Y)

[0,0,0]->0;

[0,0,1]->0;

[0,1,0]->1;

[0,1,1]->1;

[1,0,0]->0;

[1,0,1]->1;

[1,1,0]->0;

[1,1,1]->1;

END

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

0

5

1

0

1

1

6

1

1

0

0

7

1

1

1

1

Multiplexor de 2 a 1 línea

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Sistemas Digitales

Electrónica Digital I

33 of 82

6.- ABEL-HDL

por tabla de Verdad

MODULE muxtt

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

Truth_table

([C,A,B]->Y)

[0,1,0]->1;

[0,1,1]->1;

[1,0,1]->1;

[1,1,1]->1;

END

m

C

A

B

Y

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

1

4

1

0

0

0

5

1

0

1

1

6

1

1

0

0

7

1

1

1

1

Multiplexor de 2 a 1 línea

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

34 of 82

WHEN !C THEN Y=A ;

" Si (WHEN) C=0 (!C) entonces (THEN) la salida Y=A

WHEN C THEN Y=B;

" Si (WHEN) C=1 (C) entonces (THEN) la salida Y=B

WHEN !C THEN Y=A else Y=B;

Multiplexor de 2 a 1 línea

6.- Abel-HDL When, Then, Else

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Electrónica Digital I

35 of 82

WHEN C==0 THEN Y=A ;

" Si (WHEN) C=0 (!C) entonces (THEN) la salida Y=A

WHEN C==1 THEN Y=B;

" Si (WHEN) C=1 (C) entonces (THEN) la salida Y=B

WHEN C==0 THEN Y=A else Y=B;

Multiplexor de 2 a 1 línea

6.- Abel-HDL When, Then, Else

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Electrónica Digital I

36 of 82

Multiplexor de 2 a 1 línea

When, Then, Else

MODULE muxwte

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

equations

When !C THEN Y=A else Y=B;

END

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Electrónica Digital I

37 of 82

Simulación

MODULE muxwte

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

equations

WHEN !C THEN Y=A else Y=B;

Test_vectors

([C,A,B]->Y)

[0,0,0]->0;

[0,0,1]->0;

[0,1,0]->1;

[0,1,1]->1;

[1,0,0]->0;

[1,0,1]->1;

[1,1,0]->0;

[1,1,1]->1;

END

Multiplexor de 2 a 1 línea

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Electrónica Digital I

38 of 82

Simulación

MODULE muxwte

"entradas

A,B,C pin 1,2,3;

"Salida

Y pin 19 istype 'com';

equations

WHEN !C THEN Y=A else Y=B;

Test_vectors

([C,A,B]->Y)

[0,0,.x.]->0;

[0,1,.x.]->1;

[1,.x.,0]->0;

[1,.x.,1]->1;

END

([C,A,B]->Y)

[0,0,0]->0;

[0,0,1]->0;

[0,1,0]->1;

[0,1,1]->1;

[1,0,0]->0;

[1,0,1]->1;

[1,1,0]->0;

[1,1,1]->1;

Multiplexor de 2 a 1 línea

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

39 of 82

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

40 of 82

Multiplexor de 2 a 1 (4 bits)

X=0 Y=B

X=1 Y=A

9 entradas 512 combinaciones

Y= [Y3, Y2, Y1, Y0]

de 0 a 15

A= [A3, A2, A1, A0]

de 0 a 15

B= [B3, B2, B1, B0]

de 0 a 15

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Sistemas Digitales

Electrónica Digital I

41 of 82

MODULE MUX

X,A3..A0,B3..B0 PIN 1..9;

Y3..Y0 PIN 23..20 ISTYPE 'COM';

A=[A3,A2,A1,A0];

B=[B3,B2,B1,B0];

Y=[Y3..Y0];

EQUATIONS

WHEN X THEN Y=A ELSE Y=B;

​

​

Test_vectors

[X,A,B]->Y)

[0,.x.,0]->.x.;

[0,.x.,1]->.x.;

[0,.x.,2]->.x.;

[0,.x.,3]->.x.;

[0,.x.,4]->.x.;

[0,.x.,5]->.x.;

[0,.x.,6]->.x.;

[0,.x.,7]->.x.;

[0,.x.,8]->.x.;

[0,.x.,9]->.x.;

[0,.x.,10]->.x.;

[0,.x.,11]->.x.;

[0,.x.,12]->.x.;

[0,.x.,13]->.x.;

[0,.x.,14]->.x.;

[0,.x.,15]->.x.;

[1,0,.x.]->.x.;

[1,1,.x.]->.x.;

[1,2,.x.]->.x.;

[1,3,.x.]->.x.;

[1,4,.x.]->.x.;

[1,5,.x.]->.x.;

[1,6,.x.]->.x.;

[1,7,.x.]->.x.;

[1,8,.x.]->.x.;

[1,9,.x.]->.x.;

[1,10,.x.]->.x.;

[1,11,.x.]->.x.;

[1,12,.x.]->.x.;

[1,13,.x.]->.x.;

[1,14,.x.]->.x.;

[1,15,.x.]->.x.;

END

​

​

[X,A3,A2,A1,A0,B3,B2,B1,B0]->[Y3,Y2,Y1,Y0]

[0,.X.,.X.,.X.,.X.,0,0,0,0]->[.X.,.X.,.X.,.X.]:

Multiplexor de 2 a 1 línea de 4 bits

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Sistemas Digitales

Electrónica Digital I

42 of 82

Distribución de terminales (pin Out)

Multiplexor de 2 a 1 línea de 4 bits

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Electrónica Digital I

43 of 82

ThumbWell Switch

Interruptores con Selector de Rueda

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Sistemas Digitales

Electrónica Digital I

44 of 82

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Sistemas Digitales

Electrónica Digital I

45 of 82

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Sistemas Digitales

Electrónica Digital I

46 of 82

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Electrónica Digital I

47 of 82

  • Cuantas entradas mínimo de control se requieren para seleccionar cada una de las líneas

Multiplexor de 4 a 1 línea

Data Selectors/Multiplexers

4-Line To 1-Line

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Sistemas Digitales

Electrónica Digital I

48 of 82

Multiplexor de 4 a 1 línea

Data Selectors/Multiplexers

4-Line To 1-Line

m

A B

Y

0

0 0

​

1

0 1

​

2

1 0

​

3

1 1

​

L0

L1

L2

L3

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Sistemas Digitales

Electrónica Digital I

49 of 82

Multiplexor de 4 a 1 línea

Data Selectors/Multiplexers

4-Line To 1-Line

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

Universidad Autónoma de Nuevo León

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Sistemas Digitales

Electrónica Digital I

50 of 82

Multiplexor de 4 a 1 línea

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

Cuantas entradas se tienen en total ?

Universidad Autónoma de Nuevo León

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Sistemas Digitales

Electrónica Digital I

51 of 82

Multiplexor de 4 a 1 línea

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

Cuantas combinaciones se pueden generar ?

Universidad Autónoma de Nuevo León

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Sistemas Digitales

Electrónica Digital I

52 of 82

Multiplexor de 4 a 1 línea

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

Elabore el archivo en ABEL-HDL usando los comandos

When, Then, Else

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Sistemas Digitales

Electrónica Digital I

53 of 82

Multiplexor de 4 a 1 línea

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

​

​

​

​

END

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Sistemas Digitales

Electrónica Digital I

54 of 82

Multiplexor de 4 a 1 línea

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN

​

​

END

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Sistemas Digitales

Electrónica Digital I

55 of 82

Multiplexor de 4 a 1 línea

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN THEN Y=L0;

​

​

​

END

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Sistemas Digitales

Electrónica Digital I

56 of 82

Multiplexor de 4 a 1 línea

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

​

​

​

END

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Sistemas Digitales

Electrónica Digital I

57 of 82

Multiplexor de 4 a 1 línea

When, Then, Else

m

A B

Y

0

0 0

L0

1

0 1

L1

2

1 0

L2

3

1 1

L3

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

WHEN !A&B THEN Y=L1;

WHEN A&!B THEN Y=L2;

WHEN A&B THEN Y=L3;

END

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Sistemas Digitales

Electrónica Digital I

58 of 82

Multiplexor de 4 a 1 línea

MODULE muxeq

"entradas

X=.x.;

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

WHEN !A&B THEN Y=L1;

WHEN A&!B THEN Y=L2;

WHEN A&B THEN Y=L3;

END

X=.x.;

Test_vectors

([A,B,L3,L2,L1,L0]->[Y])

  [0,0, X, X, X, 0 ]-> [X];

  [0,0, X, X, X, 1 ]-> [X];

  [0,1, X, X, 0, X ]-> [X];

  [0,1, X, X, 1, X ]-> [X];

  [1,0, X, 0, X, X ]-> [X];

  [1,0, X, 1, X, X ]-> [X];

  [1,1, 0, X, X, X ]-> [X];

  [1,1, 1, X, X, X ]-> [X];

Para no listar las 64 combinaciones

Usamos el Don´t Care .X.

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Sistemas Digitales

Electrónica Digital I

59 of 82

Multiplexor de 4 a 1 línea

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

WHEN !A&B THEN Y=L1;

WHEN A&!B THEN Y=L2;

WHEN A&B THEN Y=L3;

END

X=.x.;

Test_vectors

([A,B,L3,L2,L1,L0]->[Y])

  [0,0, X, X, X, 0 ]-> [0];

  [0,0, X, X, X, 1 ]-> [1];

  [0,1, X, X, 0, X ]-> [0];

  [0,1, X, X, 1, X ]-> [1];

  [1,0, X, 0, X, X ]-> [0];

  [1,0, X, 1, X, X ]-> [1];

  [1,1, 0, X, X, X ]-> [0];

  [1,1, 1, X, X, X ]-> [1];

Para no listar las 64 combinaciones

Usamos el Don´t Care .X.

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

60 of 82

Multiplexor de 4 a 1 línea

MODULE muxeq

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

WHEN !A&B THEN Y=L1;

WHEN A&!B THEN Y=L2;

WHEN A&B THEN Y=L3;

END

X=.x.;

Test_vectors

([A,B,L3,L2,L1,L0]->[Y])

  [0,0, X, X, X, 0 ]-> [0];

  [0,0, X, X, X, 1 ]-> [1];

  [0,1, X, X, 0, X ]-> [0];

  [0,1, X, X, 1, X ]-> [1];

  [1,0, X, 0, X, X ]-> [0];

  [1,0, X, 1, X, X ]-> [1];

  [1,1, 0, X, X, X ]-> [0];

  [1,1, 1, X, X, X ]-> [1];

Para no listar las 64 combinaciones

Usamos el Don´t Care .X.

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Sistemas Digitales

Electrónica Digital I

61 of 82

Multiplexor de 4 a 1 línea

MODULE muxeq

"entradas

A,B,L0..L3 pin 1,2,4..7;

"Salida

Y pin 14 istype 'com';

S=[A,B];

equations

WHEN S==0 THEN Y=L0;

WHEN S==1 THEN Y=L1;

WHEN S==2 THEN Y=L2;

WHEN S==3 THEN Y=L3;

END

X=.x.;

Test_vectors

([S,L3,L2,L1,L0]->[Y])

  [0, X, X, X, 0 ]-> [0];

  [0, X, X, X, 1 ]-> [1];

  [1, X, X, 0, X ]-> [0];

  [1, X, X, 1, X ]-> [1];

  [2, X, 0, X, X ]-> [0];

  [2, X, 1, X, X ]-> [1];

  [3, 0, X, X, X ]-> [0];

  [3, 1, X, X, X ]-> [1];

Para no listar las 64 combinaciones

Usamos el Don´t Care .X.

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Sistemas Digitales

Electrónica Digital I

62 of 82

MODULE mux

X=.x.;

"entradas

A,B,L0..L3 pin 19,18,1..4;

"Salida

Y pin 16 istype 'com';

equations

WHEN !A&!B THEN Y=L0;

WHEN !A&B THEN Y=L1;

WHEN A&!B THEN Y=L2;

WHEN A&B THEN Y=L3;

Test_vectors

([A,B,L3,L2,L1,L0]->[Y])

[0,0,X,X,X,0]->[0];

[0,0,X,X,X,1]->[1];

[0,1,X,X,0,X]->[0];

[0,1,X,X,1,X]->[1];

[1,0,X,0,X,X]->[0];

[1,0,X,1,X,X]->[1];

[1,1,0,X,X,X]->[0];

[1,1,1,X,X,X]->[1];

END

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

63 of 82

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

64 of 82

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

65 of 82

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

66 of 82

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

67 of 82

Multiplexor de 8 a 1 línea

When, Then, Else

m

A B C

Y

0

0 0 0

L0

1

0 0 1

L1

2

0 1 0

L2

3

0 1 1

L3

4

1 0 0

L4

5

1 0 1

L5

6

1 1 0

L6

7

1 1 1

L7

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Sistemas Digitales

Electrónica Digital I

68 of 82

MODULE muxeq

" Entradas de datos

L0..L7 pin 1..8;

"Entradas de control

A,B,C pin 23..21;

"Salida

Y pin 16 istype 'com';

Equations

WHEN !A&!B&!C THEN Y=L0;

WHEN !A&!B&C THEN Y=L1;

WHEN !A&B&!C THEN Y=L2;

WHEN !A&B&C THEN Y=L3;

WHEN A&!B&!C THEN Y=L4;

WHEN A&!B&C THEN Y=L5;

WHEN A&B&!C THEN Y=L6;

WHEN A&B&C THEN Y=L7;

END

Multiplexor de 8 a 1 línea

Universidad Autónoma de Nuevo León

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M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

69 of 82

MODULE muxeq

" Entradas de datos

L0..L7 pin 1..8;

"Entradas de control

A,B,C pin 23..21;

"Salida

Y pin 16 istype 'com';

S=[A,B,C];

Equations

WHEN S==0 THEN Y=L0;

WHEN S==1 THEN Y=L1;

WHEN S==2 THEN Y=L2;

WHEN S==3 THEN Y=L3;

WHEN S==4 THEN Y=L4;

WHEN S==5 THEN Y=L5;

WHEN S==6 THEN Y=L6;

WHEN S==7 THEN Y=L7;

END

Multiplexor de 8 a 1 línea

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Sistemas Digitales

Electrónica Digital I

70 of 82

GAL22V10

La terminal 1 puede ser usada también como señal de sincronía Clk �(circuitos secuenciales).

La terminal 13 también es una entrada de control OE Output Enable.

 

Entradas (22) : �1 a la 11 , 13 a la 23. 

 

 Salidas (10) :

14 a la 23. 

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Sistemas Digitales

Electrónica Digital I

71 of 82

Test_vectors del Multiplexor de 8 a 1 línea

Test_vectors

([A,B,C,L7,L6,L5,L4,L3,L2,L1,L0]->[Y])

  [0,0,0,X,X,X,X,X,X,X,0]->[0];

  [0,0,0,X,X,X,X,X,X,X,1]->[1];

  [0,0,1,X,X,X,X,X,X,0,X]->[0];

  [0,0,1,X,X,X,X,X,X,1,X]->[1];

  [0,1,0,X,X,X,X,X,0,X,X]->[0];

  [0,1,0,X,X,X,X,X,1,X,X]->[1];

  [0,1,1,X,X,X,X,0,X,X,X]->[0];

  [0,1,1,X,X,X,X,1,X,X,X]->[1];

  [1,0,0,X,X,X,0,X,X,X,X]->[0];

  [1,0,0,X,X,X,1,X,X,X,X]->[1];

  [1,0,1,X,X,0,X,X,X,X,X]->[0];

  [1,0,1,X,X,1,X,X,X,X,X]->[1];

  [1,1,0,X,0,X,X,X,X,X,X]->[0];

  [1,1,0,X,1,X,X,X,X,X,X]->[1];

  [1,1,1,0,X,X,X,X,X,X,X]->[0];

  [1,1,1,1,X,X,X,X,X,X,X]->[1];

Universidad Autónoma de Nuevo León

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Sistemas Digitales

Electrónica Digital I

72 of 82

Test_vectors del Multiplexor de 8 a 1 línea

Test_vectors

([A,B,C,L7,L6,L5,L4,L3,L2,L1,L0]->[Y])

  [0,0,0, X , X , X, X, X, X, X, 0]->[0];

  [0,0,0,X,X,X,X,X,X,X,1]->[1];

  [0,0,1,X,X,X,X,X,X,0,X]->[0];

  [0,0,1,X,X,X,X,X,X,1,X]->[1];

 

[1,1,1,0,X,X,X,X,X,X,X]->[0];

[1,1,1,1,X,X,X,X,X,X,X]->[1];

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Sistemas Digitales

Electrónica Digital I

73 of 82

PROTEUS

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Sistemas Digitales

Electrónica Digital I

74 of 82

Proyecto Formativo 8

Diseñe un selector de datos

M1

M2

M3

M4

​

​

​

​

​

​

​

​

​

​

​

​

​

4 a 1, 2 bits

6 a 1, 2 bits

4 a 1, 4 bits

5 a 1, 3 bits

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

75 of 82

Multiplexer de4 a 1, 2 bits

A0,A1,B0,B1,C0,C1,D0,D1,S0,S1 pin 1..8,10,11;

Y1,Y0 pin 14,15 istype 'com';

A= [A1,A0];

B= [B1,B0];

C= [C1,C0];

D= [D1,D0];

S= [S1,S0];

Y= [Y1,Y0];

X=.x.;

equations

when S==0 then Y=A;

when S==1 then Y=B;

when S==2 then Y=C;

when S==3 then Y=D;

test_Vectors

([S,D,C,B,A]->Y)

[0,X,X,X,0]->X;

[0,X,X,X,1]->X;

[0,X,X,X,2]->X;

[0,X,X,X,3]->X;

[1,X,X,0,X]->X;

[1,X,X,1,X]->X;

[1,X,X,2,X]->X;

[1,X,X,3,X]->X;

[2,X,0,X,X]->X;

[2,X,1,X,X]->X;

[2,X,2,X,X]->X;

[2,X,3,X,X]->X;

[3,0,X,X,X]->X;

[3,1,X,X,X]->X;

[3,2,X,X,X]->X;

[3,3,X,X,X]->X;

END

M1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

76 of 82

4 a 1, 2 bits

M1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

77 of 82

MODULE muxED

"Multiplexer de 6 a 1 linea de 2 bits

"4 abril 2021

"JAGG

A0,A1,B0,B1,C0,C1,D0,D1,E0,E1,F0,F1, S0,S1,S2 pin 1..11,13..16;

Y1,Y0 pin 17,18 istype 'com';

A= [A1,A0];

B= [B1,B0];

C= [C1,C0];

D= [D1,D0];

E= [E1,E0];

F= [F1,F0];

S= [S2,S1,S0];

Y= [Y1,Y0];

X=.x.;

equations

when S==0 then Y=A;

when S==1 then Y=B;

when S==2 then Y=C;

when S==3 then Y=D;

when S==4 then Y=E;

when S==5 then Y=F;

​

Multiplexer de 6 a 1 línea 2 bits

M2

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

78 of 82

M2

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

79 of 82

MODULE muxEDx

"Multiplexex de 4 a 1 linea de 4 bits

"4 abril 2021

"JAGG

A0,A1,A2,A3, B0,B1,B2,B3, C0,C1,C2,C3, D0,D1,D2,D3 pin 1..11,13..17;

S1,S0 pin 19,18;

Y3,Y2,Y1,Y0 pin 20..23 istype 'com';

A= [A3,A2,A1,A0];

B= [B3,B2,B1,B0];

C= [C3,C2,C1,C0];

D= [D3,D2,D1,D0];

S= [S1,S0];

Y= [Y3,Y2,Y1,Y0];

X=.x.;

​

equations

when S==0 then Y=A;

when S==1 then Y=B;

when S==2 then Y=C;

when S==3 then Y=D;

Multiplexer de 4 a 1 línea 4 bits

M3

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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M3

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Multiplexor de 5 a 1 líneas de 3 bits

MODULE muxEDY

"Multiplexer de 6 a 1 lineas de 3 bits

"5 abril 2021

"JAGG

A0,A1,A2, B0,B1,B2, C0,C1,C2, D0,D1,D2, E0,E1,E2 pin 1..11, 13..16;

S2, S1,S0 pin 20..18;

Y2,Y1,Y0 pin 21..23 istype 'com';

A= [A2,A1,A0];

B= [B2,B1,B0];

C= [C2,C1,C0];

D= [D2,D1,D0];

E= [E2,E1,E0];

S= [S2,S1,S0];

Y= [Y2,Y1,Y0];

X=.x.;

​

equations

when S==0 then Y=A;

when S==1 then Y=B;

when S==2 then Y=C;

when S==3 then Y=D;

when S==4 then Y=E;

M4

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

M. C. Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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M4

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Electrónica Digital I