1 of 39

Мікросхеми програмованої логіки

Іванець С.А., кафедра БРАС, ЧНТУ. 2020.

Sergey.Ivanets@gmail.com

2 of 39

План лекції

Ринок мікросхем програмованої логіки
Порівняння мікросхем FPGA та CPLD
Архітектура мікросхем FPGA

Загальна характеристика мікросхем FPGA
Логічний елемент мікросхем FPGA
Апаратні блоки мікросхем FPGA
Система вводу-виводу. Глобальні сигнали

Архітектура мікросхем CPLD
Програмування мікросхем ПЛІС

2

2020-05-01

3 of 39

Архітектура мікросхем FPGA

3

2020-05-01

4 of 39

4

2020-05-01

5 of 39

Вчимо нові слова

Logic array blocks (LAB) - логічний блок (ЛБ)
Logic Element (LE) – логічні елементи (ЛЕ)
Input-Output Element (IOE) - елемент вводу-виводу (ЕВВ)
Phase-locked loop (PLL) - блок фазового автопідстроювання частоти (ФАПЧ)
Embedded memory block – блок вбудованої пам’яті
Multiplier - помножувач
Look-up table (LUT) – таблиця перекодуваня
Adaptive Logic Module (ALM) - адаптивний лоічний модуль

5

2020-05-01

6 of 39

Low Cost FPGA

Перше сімейство Cyclone розроблено в 2002 році як сімейство «дешевих» мікросхем.
Можливість вбудовувати процесор NIOSII в найменшу мікросхему
Зараз одночасно випускається Cyclone V та Cyclone 10.

6

2020-05-01

7 of 39

Загальна архітектура мікросхеми Cyclone 10 LP

7

2020-05-01

8 of 39

Параметри мікросхем сімейства Cyclone 10 LP

8

2020-05-01

Параметр	10CL006	10CL120
Кількість логічних елементів, тисяч	6	120
Кількість блоків пам’яті M9К	30	432
Загальний об’єм пам’яті, Кбіт	270	3 888
Блоків ФАПЧ	2	4
Вбудованих помножувачів 18×18	15	288
Виводів, доступних користувачу	176	525
Вартість, долл. США	6,67	158,76

9 of 39

Параметри мікросхем сімейства Cyclone V Е

9

2020-05-01

Параметр	А2	А9
Кількість логічних елементів, тисяч	25	301
Загальний об’єм пам’яті М10К, кбіт	1 760	12 200
Загальний об’єм пам’яті MLAB, кбіт	196	1 717
Блоків ФАПЧ	4	8
Блоків ЦОС	25	342
Виводів, доступних користувачу	175	480
Вартість, долл. США	35	427

10 of 39

Архітектура мікросхем FPGA.�Логічний елемент

10

2020-05-01

11 of 39

Логічний елемент

Таблиця перекодування:

4-х входова в нормальному режимі роботи;
3-х входова в арифметичному режимі.

Програмований тригер: DFF, DFFE, JKFF, JKFFE, SRFF, SRFFE.
Ланцюги переносу.
Підтримка зв'язків: всередині ЛБ, з рядками і стовпцями матриці зв’язків, прямі зв'язки з сусідніми блоками.

11

2020-05-01

12 of 39

Загальна архітектура логічного елемента Cyclone 10

12

2020-05-01

13 of 39

Логічний елемент в арифметичному режимі

13

2020-05-01

14 of 39

Об’єднання логічних елементів для додавання 4-розрядних чисел

4 логічних елементи
Використання ланцюгів переносу
В логічному блоці використовується локальна матриця з’єднань
Максимальна довжина в одному логічному блоці обмежена кількістю ЛЕ – 16 для Cyclone 10

14

2020-05-01

15 of 39

Логічний блок

15

2020-05-01

16 of 39

Адаптивний логічний блок Cyclone V

16

2020-05-01

17 of 39

Режими роботи адаптивного логічного блоку

Нормальний режим та режим розширеної таблиці перекодування - один модуль виконує одну або дві логічні функції.
Арифметичний режим - модуль розділяється на два блоки, кожен з яких містить 4-входову таблицю перекодування, вбудований суматор та ланцюги переносу.
Режим розподіленої пам’яті - модуль конфігурується як блок простої двохпортової пам’яті об’ємом 32×2. З логічного блоку отримаємо модуль пам’яті об’ємом 32×20.

17

2020-05-01

18 of 39

АЛМ у режимі реалізації логічної функції

18

2020-05-01

19 of 39

АЛМ в арифметичному режимі

19

2020-05-01

20 of 39

Архітектура мікросхем FPGA.�Апаратні блоки

20

2020-05-01

21 of 39

Вбудований блок пам’яті М9К Cyclone 10

ОЗП.
ПЗП.
Двопортовий ОЗП.
Регістр зсуву.
FIFO.
Підтримка біта парності.
Упаковка двох однопортових модулів пам'яті в один М9К блок.

21

2020-05-01

22 of 39

Конфігурації блоку М9К мікросхеми Cyclone 10

22

2020-05-01

Режим роботи	Розрядність даних
Однопортова пам’ять	×1, ×2, ×4, ×8, ×9, ×16, ×18, ×32, ×36
Проста двохпортова пам’ять	×1, ×2, ×4, ×8, ×9, ×16, ×18, ×32, ×36
Справжня двохпортова пам’ять	×1, ×2, ×4, ×8, ×9, ×16, ×18

23 of 39

Вбудовані помножувачі Cyclone 10

Режими роботи:

Один 18-бітний помножувач.
Два незалежних 9-бітних помножувача.

Максимальна тактова частота до 250 МГц.
Регістри по входів і виходу.
Кількість в мікросхемі до 288 штук.

23

2020-05-01

24 of 39

Вбудований помножувач Cyclone 10

24

2020-05-01

25 of 39

Вбудований блок ЦОС Cyclone V

25

2020-05-01

26 of 39

Операції цифрової обробки сигналу мікросхеми Cyclone V

Множення 9-, 18- та 27-бітних операндів;
Два комплексних множення 18 x 19;
Додавання, віднімання та аккумуляція 64-бітних даних з виходу помножувачів;
Каскадування 19- або 27-бітних даних для формування лінії затримки в цифрових фільтрах;
Реалізація 18- та 27-бітних FIR фільтрів.

26

2020-05-01

27 of 39

Блоки ФАПЧ

ФАПЧ – фазове автопідстроювання частоти.
Блоки знаходяться у кутах мікросхеми. Кількість залежить від корпусу.
Можливості:

Множення частоти
Ділення частоти
Зсув фази тактового сигналу щодо основної частоти.
Програмована шпаруватість тактового сигналу.

27

2020-05-01

28 of 39

Блоки ФАПЧ

М - коефіцієнт ділення вхідного лічильника
К - коефіцієнт ділення вихідний лічильника
N - коефіцієнт ділення лічильника у ланці зворотного зв’язку

28

2020-05-01

29 of 39

Вбудований процесорний блок Cyclone V SE

29

2020-05-01

30 of 39

Інші апаратні блоки Cyclone V

Трансивери (в залежності від типу мікросхеми) з підтримкою 3,125 Гб/с та 6,144 Гб/с
Апаратні блоки підтримки PCIe
Контролери заовнішньої динамічної пам’яті LPDDR2, DDR2, DDR3 �

30

2020-05-01

31 of 39

Архітектура мікросхем FPGA.�Система вводу-виводу.�Глобальні сигнали.

31

2020-05-01

32 of 39

Архітектура елементу вводу-виводу

32

2020-05-01

33 of 39

Банки елементів вводу-виводу ПЛІС

33

2020-05-01

34 of 39

Робота мікросхеми з різними стандартами вводу-виводу

34

2020-05-01

35 of 39

Живлення мікросхеми Cyclone 10

35

2020-05-01

36 of 39

Кількість ліній, доступних користувачу в залежності від типу корпусу мікросхеми

36

2020-05-01

	MBGA, 164 виводи	UBGA, 256 виводів	UBGA, 484 виводи	EQFP, 144 виводи	FBGA, 484 виводи	FBGA, 780 виводів
10CL006	–	176	–	88	–	–
10CL010	101	176	–	88	–	–
10CL016	87	162	340	78	340	–
10CL025	–	150	–	76	–	–
10CL040	–	–	325	–	325	–
10CL055	–	–	321	–	321	–
10CL080	–	–	289	–	289	423
10CL120	–	–	–	–	277	525

37 of 39

Міграція в середині сімейства

37

2020-05-01

38 of 39

Глобальні сигнали

Призначення глобальних сигналів.

Прискорення проходження сигналу по мікросхемі.
Одночасність спрацьовування тригерів в мікросхемі

Виводи для тактового сигналу.
Системи ФАПЧ.

38

2020-05-01

39 of 39

Джерела тактових сигналів

Входи тактирования CLK - 8 або 16 входів.
Входи тактирования подвійного призначення DPCLK (Dual-Purpose Clock) - 20 або 8 входів.
Виходи ФАПЧ (PLL).
Внутрішня логіка.

39

2020-05-01