Phase Locked Loop �e recupero del clock

Sistemi di Misura Distribuiti, AA 2025-2026

Francesco Santoni

Introduzione

• Lo spettro di potenza di una semplice codifica ON-OFF presenta dei minimi proprio in corrispondenza della frequenza di clock e delle sue armoniche

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https://youtu.be/HcYFFlsSLrg?si=y2-HLPALWanCz85T

• Spettri confrontati a parità di potenza totale = 1 W; T_b: periodo di clock

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• Se si introduce un breve ritardo in XOR con il segnale originale, si possono osservare i fronti di salita e di discesa (nei grafici il ritardo è enfatizzato)

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• Se si introduce un breve ritardo in XOR con il segnale originale, si possono osservare i fronti di salita e di discesa (nei grafici il ritardo è enfatizzato)

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XOR TI CD74HCT86E

R = 560 Ω

C = 8.3 nF

RC ~ 5 μs

• Lo spettro di potenza dei fronti di salita e discesa presenta dei massimi caratteristici sulla frequenza di clock e sulle sue armoniche
• Si può usare questo segnale per estrarre informazione sul clock

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Introduzione al Phase Locked Loop

Utilizzi dei PLL:

• Generazione di frequenze
• Riduzione del jitter
• Recupero del clock
• Sincronizzazione di circuiti

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PLL

• Il PLL è un dispositivo che riceve in ingresso un segnale con un certa frequenza che viene usata come riferimento per generare una nuova frequenza
• Nel caso del recupero del clock, la frequenza di riferimento è presente in qualche modo nei dati stessi
• Il PLL può agganciarsi alla frequenza di riferimento, filtrando le altre armoniche, rigenerando così un segnale di clock
• (Vedremo esclusivamente un PLL digitale)

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Introduzione al Phase Locked Loop

• L’anello di retroazione permette di confrontare il segnale di riferimento e quello generato
• Il rivelatore di fase e frequenza confronta i due segnali producendo un segnale di errore
• Mediante un filtro il segnale di errore viene trasformato in una tensione di controllo per un oscillatore la cui frequenza è controllata in tensione
• Il VCO genera quindi un segnale con una certa frequenza e fase
• L’anello di retroazione serve ad agganciare la frequenza e la fase del segnale generato a quelle del segnale di riferimento

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Introduzione al Phase Locked Loop

• Di base il PLL genera un segnale con la stessa frequenza di quello di riferimento
• Se si inserisce un divisore di clock nell’anello di retroazione, si può variare la frequenza di output

Voltage-Controlled Oscillator

• L’oscillatore controllato in tensione è caratterizzato da una data relazione, tipicamente non lineare, tra frequenza di uscita e tensione in ingresso

Phase/Frequency Detector

• Il rivelatore di fase e frequenza è basato su D flip-flop a fronte di salita
• Sappiamo infatti che l’informazione sul clock è ricavabile osservando i fronti di salita

Phase/Frequency Detector

• Gli ingressi D vengono entrambi mantenuti alti
• All’ingresso V1 viene collegato il segnale dati
• All’ingresso V2 viene collegato l’anello di retroazione, ovvero il segnale di output da VCO
• Up e Down solo collegate ai gate di un circuito CMOS (transistor usati come switch)

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Phase/Frequency Detector

• Se V1 e V2 hanno contemporaneamente un fronte di salita, Up e Down diventano 1 e tramite l’AND asseriscono Clear
• Up e Down diventano immediatamente 0
• In questa logica: transistor in alto non conduce quando Up = 0
• Transistor in basso non conduce quando Down = 0

Phase/Frequency Detector

• Consideriamo il caso in cui V2 è in ritardo su V1 ed ha frequenza minore
• Seguendo i due fronti e considerando la tavola di verità, si ottiene:

Phase/Frequency Detector

• Consideriamo poi il caso in cui V1 è in ritardo su V2 ed ha frequenza minore
• Quindi Vout in qualche modo ci dà informazioni sulla fase
• Dobbiamo vedere allora come trasformare Vout in un segnale di controllo per il VCO

Phase/Frequency Detector

• Più in dettaglio
• Quando Down sale, l’AND asserisce immediatamente Clear
• Quindi Down scende subito, producendo solo una spike
• Se Fref segue anziché precedere, la situazione è analoga ma con spike su Up

Phase/Frequency Detector

• Caso segnali in fase, diversa frequenza

Loop Filter

• Sostituiamo il partitore con un charge pump
• Otteniamo così un filtro passa-basso
• Se la corrente è costante, condensatore funge da integratore, la tensione varia linearmente
• A tensione Vdd costante invece il condensatore si carica e scarica con andamento esponenziale.
• Quando Fref ha frequenza maggiore, la tensione sul capacitore sale
• Se Fref ha frequenza minore, sarà Qb a chiudersi facendo scaricare il condensatore
• Vc è il segnale di controllo per il VCO
• Vc dunque si alza e si abbassa, facendo variare la frequenza generata finché questa non aggancia la frequenza di riferimento

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R1 = 100 kΩ

R3 = 1 MΩ

C1 = 6 nF

C2 = 100 nF

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Vdd = 5 V

Vss = GND

Inhibit = GND

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Pin 1, 2, 10 e 12 flottanti

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• Non tutti i bit trasmessi generano transizioni (ed. 110001111)
• Per questo si usano codifiche con massimo numero di transizioni (prossime lezioni)
• In ogni caso, il clock generato dai dati presenta sempre un certo jitter
• I dati ricevuti vengono pertanto riallineati al clock rigenerato utilizzando un decision circuit