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ES07 - Progettazione VHDL con Vivado

FB - 12.2020 - v1.0

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EDA Playground e Progettazione in VHDL

L’applicazione Vivado per la progettazione lo sviluppo e la sintesi di codice Vhdl

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Sommario

Obiettivi didattici
Introduzione teorica
L’esercitazione
Valutazione

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Obiettivi didattici

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Obiettivi didattici

Creazione di un progetto con l’IDE Vivado
Implementazione su scheda FPGA del progetto vhdl

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Introduzione teorica

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Vivado

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Esercitazione

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Creazione progetto

Creiamo la cartella D:\Lavori\2020-21\3L\
Avviamo “Vivado 2020.2”
Create project wizard
Nome progetto: ES13-HalfAdder�Selezioniamo create project subdirectory

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wizard

RTL project
Non è necessario aggiungere file sorgenti adesso
Non è necessario aggiungere file Constraints adesso
Per le Nexys 4: scegliamo Artix-7, package csg324, part: xc7a100tcsg324-3

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Approvazione

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Creazione della documentazione del progetto

Creiamo un nuovo documento per il nostro progetto
Titolo: ES13 - Progettazione di un HalfAdder in VHDL con Vivado
aggiungiamo versione, data e autore
aggiungiamo il sommario

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Introduzione

Descrivere l’obiettivo dell’esercitazione
Aggiungere una introduzione teorica

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Introduzione

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Progetto

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Sviluppo

Su Vivado selezioniamo Add Sources -> add or create design sources -> create file -> HA.vhd
Definiamo i pin di ingresso e di uscita dell’entity, rispettando fedelmente (anche con maiuscole e minuscole) lo schema disegnato nella fase precedente

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Sviluppo

Apriamo il file appena creato (doppio click da Design Sources)
Scriviamo il codice vhdl, avendo cura di indicare le informazioni sul file nelle prime righe di codice. Manteniamo la corrispondenza con l’entity disegnata.
Salviamo il file creato

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Sviluppo

Se il codice è scritto correttamente in alto a destra viene indicato visivamente il controllo della sintassi

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Sviluppo

Verifichiamo lo schema di partenza confrontandolo con lo schematic RTL creato da Vivado.

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Collaudo - Specifiche di collaudo

Definiamo come va stimolata la nostra entity per dimostrarne il corretto funzionamento
Avendo l’Half Adder solo due bit di ingresso, possiamo testare tutte le possibili combinazioni degli ingressi in modo da testare l’intera tabella di verità

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Collaudo - Test bench

Su Vivado selezioniamo Add Sources -> add or create simulation source -> create file -> HA_TB.vhd
Specifichiamo il nome dell’architecture

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Collaudo - Test bench

Apriamo il file appena creato
Scriviamo il codice vhdl del testbench in base alle specifiche di collaudo precedentemente definite
Salviamo il file creato

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Collaudo - Run Simulation

Avviamo la simulazione su Vivado
posizionandosi con il cursore sul grafico controlliamo la corrispondenza con le specifiche di collaudo

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Collaudo - Run Simulation

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Implementazione

Scarichiamo il file XDC della Nexys 4 dal sito della Digilent (o dal nostro pc se lo abbiamo già scaricato) (Attenzione! il file deve avere estensione .xdc)
Su Vivado selezioniamo Add Sources -> add or create constraints -> add file -> e aggiungiamo il file scaricato, selezioniamo Copy constraints into project

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Implementazione

Apriamo e modifichiamo il file .xdc
Togliamo i commenti alle righe relative agli ingressi e uscite della nostra entity
rinominiamo sw[0] A e sw[1] B
rinominiamo led[0] S e led[1] C
salviamo il file con le modifiche effettuate

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Implementazione

Generiamo la bitstream e aspettiamo che venga creata

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Implementazione

Adesso possiamo caricare il file Bitstraem sulla scheda Nexys 4 (Program device)
e verificare il funzionamento dell’Half Adder

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Elenco revisioni

Aggiungere al progetto la pagina delle revisioni
Salvare la presentazione in pdf
Raccogliere la presentazione e i file della cartella “ES07-HalfAdder.srcs” in un unico file .7z da caricare su drive e inserirne il link nella pagina delle revisioni

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Valutazione

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Griglia di valutazione

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Grazie per l’attenzione

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Link/Riferimenti

https://fb-labs.blogspot.com/

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Revisioni

v1.0 27/12/20 - versione iniziale (201920_ES03, 201920_ES04) - file progetto

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