1 of 27

Регістри

Іванець С.А., кафедра РВТС, НУ «Чернігівська політехніка». 2022.

Sergey.Ivanets@gmail.com

2 of 27

Види регістрів

  • Паралельний регістр (Paralel-in Paralel-out, PIPO)
  • Регістри зсуву (Serial-in Serial-out, SISO)
  • Послідовний вхід – паралельний вихід (Serial-in Paralel-out, SIPO)
  • Паралельний вхід – послідовний вихід (Paralel-in Serial-out, PISO)

​

2

2022-12-06

3 of 27

Паралельний регістр, що працює по рівню �(Paralel-in Paralel-out, PIPO)

3

2022-12-06

4 of 27

Приклад: 8-розрядний паралельний регістр, що працює по рівню з Z станом

  • SNx4HC373 Octal transparent d-type latches with 3-state outputs �(Digital Logic, Pocket Data Book, https://www.ti.com)

4

2022-12-06

5 of 27

Приклад: 8-розрядний паралельний регістр, що працює по рівню з Z станом

5

2022-12-06

OE

LE

D

Q

L

H

H

H

L

H

L

L

L

L

X

Q0

H

X

X

Z

6 of 27

Паралельний регістр, що працює по фронту �(Paralel-in Paralel-out, PIPO)

6

2022-12-06

7 of 27

Приклад: 8-розрядний паралельний регістр, що працює по фронту з Z станом

  • SNx4HC374 Octal edge-triggered d-type flip-flops with 3-state outputs

7

2022-12-06

OE

CLK

D

Q

L

↑

H

H

L

↑

L

L

L

L

X

Q0

H

X

X

Z

8 of 27

Приклад: 6-розрядний паралельний регістр зі скиданням

  • SNx4HC174 Hex D-Type Flip-Flops with Clear

8

2022-12-06

CLR

CLK

D

Q

L

X

X

L

H

↑

H

H

H

↑

L

L

H

L

X

Q0

9 of 27

Регістри зсуву (Serial-in Serial-out, SISO)

9

2022-12-06

10 of 27

Багаторозрядний регістр зсуву

10

2022-12-06

11 of 27

Регістр зсуву на основі паралельного регістру

11

2022-12-06

12 of 27

Послідовний вхід – паралельний вихід (Serial-in Paralel-out, SIPO)

12

2022-12-06

13 of 27

Паралельний вхід – послідовний вихід �(Paralel-in Serial-out, PISO)

13

2022-12-06

14 of 27

Загальна схема

14

2022-12-06

15 of 27

Порти регістру

  • serial_in – послідовний вхід даний
  • D[2:0] – паралельний вхід даних. Розряд D2 – старший, D0 - молодший
  • clk – тактовий сигнал
  • S/P – вхід керування. При «1» – паралельний вхід, при «0» – послідовний вхід
  • serial_out – послідовний вихід

15

2022-12-06

16 of 27

Паралельний запис даних

16

2022-12-06

17 of 27

Регістр зсуву – зсув записаних даних

17

2022-12-06

18 of 27

Діаграми роботи

18

2022-12-06

19 of 27

Приклад: 8-розрядний регістр зсуву з паралельним/послідовним входом

  • SNx4HC166 8-bit parallel-load shift registers

19

2022-12-06

20 of 27

Приклад: 8-розрядний регістр зсуву з паралельним/послідовним входом

  • SNx4HC166 8-bit parallel-load shift registers

20

2022-12-06

CLEAR

SHIFT/LOAD

CLK INHIBIT

CLK

SERIAL

PARALLEL

A..H

Int. QA

Int. QB

OYTPUT QH

Режим роботи

L

X

X

X

X

X

L

L

L

Скидання

H

X

L

L

X

X

QA 0

QB 0

QH 0

Збереження, відсутній тактовий сигнал

H

L

L

↑

X

a..h

a

b

h

Паралельне завантаження

H

H

L

↑

H

X

H

QA n

QG n

Зсув, 1 на вході

H

H

L

↑

L

X

L

QA n

QG n

Зсув, 0 на вході

H

X

H

↑

X

X

QA 0

QB 0

QH 0

Збереження, заборона тактового сигналу

21 of 27

Послідовно-паралельне перетворення

21

2022-12-06

22 of 27

Загальна схема

22

2022-12-06

23 of 27

Приклад: 8-розрядний регістр зсуву з паралельним виходом

  • SNx4HC164 8-bit parallel-out serial shift registers

23

2022-12-06

24 of 27

Приклад: 8-розрядний регістр зсуву з паралельним завантаженням

  • SNx4HC164 8-bit parallel-out serial shift registers

24

2022-12-06

CLEAR

CLK

A

B

QA

QB

QH

Режим роботи

L

X

X

X

L

L

L

Скидання

H

L

X

X

QA 0

QB 0

QH 0

Збереження, відсутній тактовий сигнал

H

↑

H

H

H

QA n

QG n

Зсув, 1 на вході

H

↑

L

X

L

QA n

QG n

Зсув, 0 на вході

H

↑

X

L

L

QA n

QG n

Зсув, 0 на вході

25 of 27

Приклад: 8-розрядний регістр зсуву з паралельним завантаженням

  • SNx4HC165 Parallel-load 8-bit shift registers

25

2022-12-06

26 of 27

Приклад: 8-розрядний регістр зсуву з паралельним завантаженням

  • SNx4HC165 Parallel-load 8-bit shift registers

26

2022-12-06

SHIFT/LOAD

CLK INHIBIT

CLK

SERIAL

PARALLEL

A..H

Int. QA

Int. QB

OYTPUT QH

Режим роботи

L

X

X

X

a..h

a

b

h

Паралельне завантаження

H

L

L

X

X

QA 0

QB 0

QH 0

Збереження, відсутній тактовий сигнал

H

L

↑

H

X

H

QA n

QG n

Зсув, 1 на вході

H

L

↑

L

X

L

QA n

QG n

Зсув, 0 на вході

H

H

↑

X

X

QA 0

QB 0

QH 0

Збереження, заборона тактового сигналу

27 of 27

Регістровий файл

  • Декілька регістрів для збереження тимчасових змінних в процесорі.
  • Тут показаний принцип роботи, бо реалізуються на основі пам'яті, а не тригерів.

27

2022-12-06