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Gracias a la memoria se da en los hombres lo que se llama experiencia.

Aristóteles (384 AC-322 AC) Filósofo griego

Juan Angel Garza Garza

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Electrónica Digital I

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Actividades y proyectos en proceso

​

Actividad

Puntos

Fecha límite

PF6

Solución del examen

F

Miércoles 8 de octubre

PF7

Diseño Combinacional con HDL

F

Viernes 10 de octubre

PF8

Multiplexor

5

Miércoles 15 de octubre

AF3

Decodificador con Display

10

Lunes 18 de octubre

PF9

Flip Flops

F

Lunes 27 de octubre

PF10

Pulsos de sincronía

5

Viernes 7 de noviembre

AF4

Diseño Secuencial

10

AF5

PIA

40

Día del examen

Juan Angel Garza Garza

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Flip Flops�Circuitos lógicos secuenciales

Origen etimológico

  • “Flip” significa “voltear” o “cambiar rápidamente”.
  • “Flop” representa el retorno o cambio contrario.�

Juntas, las palabras “flip-flop” evocan un movimiento de ida y vuelta, exactamente como el circuito cambia entre los estados lógicos 0 y 1

Juan Angel Garza Garza

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Flip Flops�Circuitos lógicos secuenciales

Son componentes fundamentales en el diseño de sistemas secuenciales debido a su capacidad de almacenar información.

También se les conoce con varios nombres, como:

• Elemento básico de memoria.

• Cerrojos o candados.

• Multivibradores biestables o binarios.

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Flip Flops

Un Flip Flop es un circuito electrónico digital, �llamado también multivibrador biestable, que tiene dos estados estables (0, 1)

bi-. (Del lat. bi-, por bis). . elem. compos. Significa 'dos' o 'dos veces'

Estable. (Del lat. stabĭlis). . adj. Que permanece en un lugar durante mucho tiempo.

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Flip Flops

El Flip Flop es el elemento de memoria más pequeño que existe y que es capaz de almacenar un número binario de un solo bit.

Memoria: Dispositivo físico, generalmente electrónico, en el que se almacenan datos e instrucciones para recuperarlos y utilizarlos posteriormente.

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Tipos formales de Flip Flops

Tipo

Nombre

Serie TTL SN 74

Flip Flops

Comerciales (estándares)

D

Data o Datos

74, 564, 575, 576, 577, 874, 876

JK

Jack Kilby

73, 107, 109, 112, 276

SC

Set Clear

279 también llamado SR

RS

Reset Set

Flip Flops basados en compuertas básicas retroalimentadas o partiendo de FF’s comerciales

T

Toggle

SC

Set Clear

El PLD22V10 tiene 10 FFs tipo D

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FF D

FF JK

FF RS

FF T

FF SC

​

​

​

​

​

​

​

​

​

​

Donde hay memoria, hay historia;

donde hay Flip-Flops, hay sistema secuencial

Juan Angel Garza Garza

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Istype ‘reg’

El PLD22V10 tiene 10 FFs tipo D

​

De las salidas 14 a la 23

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Flip Flop RS (Reset, Set)

Q

Q

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11 of 74

Flip Flop RS (Reset, Set)

QR = (R+QS)’

QS = (S+QR)’

QR = QS’

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12 of 74

Flip Flop RS (Reset, Set)

Función Reset

R

S

QR

QS

1

0

0

1

0

0

​

​

0

1

​

​

0

0

​

​

1

0

0

1

Tabla Característica

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

13 of 74

Flip Flop RS (Reset, Set)

Función Reset

R

S

QR

QS

1

0

0

1

0

0

​

​

0

1

​

​

0

0

​

​

1

0

0

1

Tabla Característica

1

0

Juan Angel Garza Garza

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14 of 74

Flip Flop RS (Reset, Set)

Función Reset

R

S

QR

QS

1

0

0

1

0

0

​

​

0

1

​

​

0

0

​

​

0

0

0

1

Tabla Característica

1

0

Juan Angel Garza Garza

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15 of 74

0

?

0

0

1

Flip Flop RS (Reset, Set)

Que pasará con los valores de

salida si cambiamos el valor de R=0

0

1

R

S

QR

QS

1

0

0

1

0

0

0

1

0

1

​

​

0

0

​

​

Juan Angel Garza Garza

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16 of 74

Flip Flop RS (Reset, Set)

Función Memoria del Reset

R

S

QR

QS

1

0

0

1

0

0

0

1

0

1

​

​

0

0

​

​

0

0

0

1

Tabla Característica

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

17 of 74

?

0

1

0

1

0

1

Flip Flop RS (Reset, Set)

Que pasará con los valores de salida

si cambiamos S=1

0

R

S

QR

QS

1

0

0

1

0

0

0

1

0

1

1

0

0

0

​

​

1

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

18 of 74

Flip Flop RS (Reset, Set)

R

S

QR

QS

1

0

0

1

0

0

0

1

0

1

1

0

0

0

​

​

0

?

0

?

Tabla Característica

Que pasará con los valores de salida

si cambiamos S=0

1

0

1

0

1

0

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Facultad de Ingeniería Mecánica y Eléctrica

19 of 74

Flip Flop RS (Reset, Set)

R

S

QR

QS

1

0

0

1

0

0

0

1

0

1

1

0

0

0

1

0

0

?

0

?

Tabla Característica

Función Memoria del Set

1

0

1

0

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Acción

R

S

Q

Q’

Reset

1

0

0

1

​

​

​

​

​

​

​

​

​

​

​

​

​

​

​

Flip Flop RS (Reset, Set)

0

0

0

1

Memoria

0

1

Set

Memoria

0

0

1

0

1

0

0

1

0

1

1

0

1

0

0

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21 of 74

R

S

Qn+1

Q’

0

0

Q

Q’

0

1

1

0

1

0

0

1

Flip Flop RS (Reset, Set)

Qn+1 = el valor próximo de Q

Juan Angel Garza Garza

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22 of 74

1

?

1

?

?

A

B

Nor

0

0

1

0

1

0

1

0

0

1

1

0

Qué pasará con los valores de salida si �R=1 y S=1

0

0

Flip Flop RS Condición no estable

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23 of 74

Flip Flop RS Condición no estable

1

0

0

1

0

0

R

S

Qn+1

Q’

0

0

Q

Q’

0

1

1

0

1

0

0

1

1

1

0

0

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

24 of 74

0

0

0

0

0

0

Flip Flop RS Condición no estable

Si después de haber dado la combinación R=1 y S=1

tratamos de memorizar R=0 y S=0

A

B

Nor

0

0

1

0

1

0

1

0

0

1

1

0

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25 of 74

Flip Flop RS

Reset Set

0

1

0

0

1

0

A

B

Nor

0

0

1

0

1

0

1

0

0

1

1

0

Juan Angel Garza Garza

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26 of 74

Flip Flop RS

Reset Set

0

1

1

0

1

1

A

B

Nor

0

0

1

0

1

0

1

0

0

1

1

0

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

27 of 74

Flip Flop RS

Reset Set

0

0

1

0

0

1

A

B

Nor

0

0

1

0

1

0

1

0

0

1

1

0

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28 of 74

MODULE frsa

"Entradas

R,S pin 1,2;

"Salidas

QR,QS pin 19,18 istype 'com';

equations

QR=!(R#QS);

QS=!(S#QR);

Test_vectors

([R,S]->[QR,QS])

[1,0]->[.x.,.x.];

[0,0]->[.x.,.x.];

[1,1]->[.x.,.x.];

[0,0]->[.x.,.x.];

END

1

1

1

1

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29 of 74

Flip Flop RS

Tabla Característica

R

S

Qn+1

Q’

0

0

Q

Q’

0

1

​

​

1

0

​

​

1

1

​

​

1

0

0

1

0

0

1

1

Juan Angel Garza Garza

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30 of 74

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31 of 74

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Facultad de Ingeniería Mecánica y Eléctrica

32 of 74

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33 of 74

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34 of 74

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35 of 74

Circuito de Arranque y Paro de un motor

Q= P’(A+Q)

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36 of 74

Flip Flop RS

Señal de sincronía Ck

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Facultad de Ingeniería Mecánica y Eléctrica

37 of 74

Flip Flop RS

Señal de sincronía Ck

0

X

X

0

0

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Facultad de Ingeniería Mecánica y Eléctrica

38 of 74

Flip Flop RS

Señal de sincronía Ck

1

R

S

R

S

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39 of 74

Flip Flop RS

Tabla Característica

Ck

R

S

Qn+1

Q’

0

X

X

Q

Q’

1

0

0

Q

Q’

1

0

1

1

0

1

1

0

0

1

1

1

1

?

?

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

40 of 74

Flip Flop RS

Señal de sincronía Ck

Ck

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Facultad de Ingeniería Mecánica y Eléctrica

41 of 74

Recortador de pulso de Ck

0

1

=0

Juan Angel Garza Garza

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42 of 74

Recortador de pulso de Ck

0

1

=0

Juan Angel Garza Garza

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

43 of 74

Recortador de pulso de Ck

1

0

=1

1

1

0

=0

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

44 of 74

Recortador de pulso de Ck

1

0

=1

1

1

0

=0

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

45 of 74

Recortador de pulso de Ck

0

1

=1

0

1

1

=0

Juan Angel Garza Garza

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46 of 74

Recortador de pulso de Ck

5ηseg

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47 of 74

Recortador de pulso de Ck

Transición

Positiva

Transición

Negativa

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48 of 74

Ck

J

K

Qn+1

Q’

0

X

X

Q

Q’

↑

0

0

Q

Q’

↑

0

1

0

1

↑

1

0

1

0

↑

1

1

Q’

Q

↑

1

1

0

1

0

1

Flip Flop JK Ck ↑

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49 of 74

Pin Out

Diagrama�Funcional

Tabla Característica

Juan Angel Garza Garza

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50 of 74

SN7473, SN74LS73 DUAL J-K FLIP-FLOPS WITH CLEAR

Simulación del FF JK en Proteus

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51 of 74

SN7473, SN74LS73 DUAL J-K FLIP-FLOPS WITH CLEAR

Simulación del FF JK en Proteus

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52 of 74

Dual J-K Flip-Flops �Negative-Edge-Triggered�With Preset And Clear datasheet

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53 of 74

SN74LS112 DUAL J-K NEGATIVE-EDGE-TRIGGERED �FLIP -FLOPS WITH PRESET AND CLEAR

INPUTS

OUTPUTS

Pr’

Clr’

CLK

J

K

Q

Q’

L

H

X

X

X

H

L

H

L

X

X

X

L

H

L

L

X

X

X

H↑

H↑

H

H

↓

L

L

Q

Q’

H

H

↓

H

L

H

L

H

H

↓

L

H

L

H

H

H

↓

H

H

TOGGLE

H

H

L

X

X

Q

Q’

Juan Angel Garza Garza

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

54 of 74

INPUTS

OUTPUTS

Pr’

Clr’

CLK

J

K

Q

Q’

L

H

X

X

X

H

L

H

L

X

X

X

L

H

L

L

X

X

X

H↑

H↑

H

H

↓

L

L

Q

Q’

H

H

↓

H

L

H

L

H

H

↓

L

H

L

H

H

H

↓

H

H

TOGGLE

H

H

L

X

X

Q

Q’

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

55 of 74

​

Ck

J

K

Qn+1

Q’

​

0

X

X

Q

Q’

T=0

↑

0

0

Q

Q’

​

↑

0

1

0

1

​

↑

1

0

1

0

T=1

↑

1

1

Q’

Q

Ck

T

Qn+1

0

X

Q

↑

0

Q

↑

1

Q´

Flip Flop T

Toggle

Juan Angel Garza Garza

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56 of 74

Ck

T

Qn+1

0

X

Q

↑

0

Q

↑

1

Q´

Flip Flop T

Toggle

Juan Angel Garza Garza

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

57 of 74

Rst

Ck

T

Qn+1

0

0

X

0

1

0

X

Q

1

↓

0

Q

1

↓

1

Q´

Flip Flop T

Toggle

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

58 of 74

Circuito para establecer condiciones iniciales �de forma automática

Xc= 1/(2πfc)

Juan Angel Garza Garza

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

59 of 74

Otras entradas de Control a los FFS

Xc= 1/(2πfc)

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

60 of 74

Otras entradas de Control a los FFS

Xc= 1/(2πfc)

f=∝

Xc= 0

Juan Angel Garza Garza

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Facultad de Ingeniería Mecánica y Eléctrica

61 of 74

Otras entradas de Control a los FFS

Xc= 1/(2πfc)

f=0

Xc= ∝

VCD

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Electrónica Digital I

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62 of 74

Aplicación de los FF T

Juan Angel Garza Garza

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63 of 74

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64 of 74

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Electrónica Digital I

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65 of 74

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

66 of 74

Flip Flop D�Data

Ck

D

Qn+1

0

X

Q

↑

0

0

↑

1

1

0

↑

0

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67 of 74

SN7474

DUAL D-TYPE POSITIVE-EDGE-TRIGGERED FLIP-FLOPS �WITH PRESET AND CLEAR

Pin Out

Diagrama�Funcional

Tabla Característica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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68 of 74

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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69 of 74

FF D

Juan Angel Garza Garza

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70 of 74

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

71 of 74

0

1

0

1

Ck

D

Qn+1

0

X

Q

↑

0

0

↑

1

1

​

​

​

​

​

​

​

​

​

​

​

​

​

​

​

​

​

​

Ck

Q0

Q1

1

0

1

0

1

0

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

72 of 74

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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73 of 74

FIGURE 5-75 Problem 5-48.

Proyecto

Formativo 9

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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74 of 74

  • Concepto de Memoria
  • Tipos de Flip Flops
  • Clk (sincronía)
    • Manual
    • Automática
  • Otras entradas de control Clr, Pr
  • Establecer condiciones iniciales al arranque
  • Algunas aplicaciones de los FF´s

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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