Modello ISO/OSI (richiami)

Sistemi di Misura Distribuiti, AA 2025-2026

Francesco Santoni

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RETI E PROTOCOLLI

• Nodo: Qualunque dispositivo connesso alla rete.
• Host: un nodo che ospita applicazioni, servizi e funzionalità varie. Può essere un computer, ma anche qualsiasi altro dispositivo con funzioni specifiche (cfr. Internet of Things)
• Hub: un nodo che concentra su di sé diverse linee di connessione (archi, link)
• Collegamenti, archi, link: i canali di comunicazione che connettono i vari nodi e mediante cui vengono trasferiti dati.
• Switch: uno nodo in quanto su di esso è presente un servizio di instradamento (a livello di collegamento) dei dati verso nodi contigui..
• Router: un nodo in quanto su di esso è presente un servizio di instradamento (a livello di rete) dei dati attraverso una serie di nodi, determinata mediante apposite tabelle di routing statiche o dinamiche.
• Protocollo: insieme di definizioni, criteri e regole condivisi riguardanti il mezzo fisico, i dispositivi e le funzionalità che costituiscono la rete e le consentono di funzionare.
• Architettura di rete: insieme dei protocolli che definiscono l’intera struttura della rete.

MODELLO ISO/OSI

MODELLO ISO/OSI

7 – Application

6 – Presentation

5 – Session

4 – Transport

3 – Network

2 – Data link

1 - Physical

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MODELLO ISO/OSI

LIVELLO FISICO

• Funzione: trasmettere l’informazione attraverso il canale fisico scelto
• Mezzo:
• Cavo: cavo: materiale (metallo, vetro), struttura (rivestimento, schermatura, numero di conduttori), lunghezza, sezione, attenuazione, impedenza, diafonia, apertura numerica, connettori, raggi di curvatura, tecniche di posa, etc.
• Etere: antenna (tipo, forma, guadagno), forma dei lobi, distanza da ostacoli, etc.
• Segnali: frequenza, tensione, potenza, codifica, modulazione (ampiezza, fase, frequenza), etc.

MODELLO ISO/OSI

LIVELLO COLLEGAMENTO DATI

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• Funzione: trasmettere frame (unità di trasmissione dati) con un certo grado di affidabilità tra due entità direttamente connesse, rilevando errori e talvolta correggendoli
• Frame: Delimitazione, ordinamento dei bit, suddivisione dei campi, indirizzi etc.
• Rilevazione e correzione errori: cyclic redundancy check (CRC), ritrasmissione etc.

MODELLO ISO/OSI

LIVELLO DI RETE

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• Funzione: gestire l’instradamento dei frame attraverso nodi intermedi definendo un percorso ed eventuali alternative in caso di guasti o disconnessioni
• Algoritmi di routing: Definizione e/o apprendimento parziale o totale della topologia della rete, calcolo percorso, riconfigurazione.
• Affidabilità limitata

MODELLO ISO/OSI

LIVELLO DI TRASPORTO

• Funzione: gestisce comunicazione end-to-end. Suddivide i dati in pacchetti che nel layer 3 saranno incapsulati nei frame.
• Affidabilità: Controlla che tutti i pacchetti arrivino a destinazione in copia unica e senza errori.
• Trasparenza: L’informazione mantiene all’arrivo la stessa forma che aveva in partenza, in particolare viene controllato il corretto ordine dei pacchetti.
• Ottimizzazione: ripartisce il traffico sui canali disponibili e controlla la velocità di trasferimento per impedire la congestione della rete.

MODELLO ISO/OSI

LIVELLO DI SESSIONE

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• Funzione: gestisce una connessione end-to-end tra due entità che devono comunicare. Una sessione è una connessione logica persistente tra due entità.
• Dialogo: mutua gestione delle risorse condivise, intercalare richieste e risposte, sincronizzazione etc.

MODELLO ISO/OSI

LIVELLO DI PRESENTAZIONE

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• Funzione: Gestisce la sintassi dell’informazione convertendo i dati in un formato adatto alla trasmissione

MODELLO ISO/OSI

LIVELLO DI APPLICAZIONE

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• Funzione: Definisce i servizi disponibili all’utente finale della rete con le loro relative interfacce utente.
• Sistemi operativi
• Applicazioni specifiche

MODELLO ISO/OSI

INCAPSULAMENTO

• Protocol Data Unit (PDU): Ogni livello ha una propria unità dati costituita da:
• Protocol Control Information (PCI): un header (H) o un footer (F) che contiene informazioni di controllo interpretate dal livello corrente
• Service Data Unit (SDU): l’informazione che viene trasferita al livello sottostante e che non viene interpretata nel livello corrente.

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• Il livello N riceve una (N+1)PDU dal livello N+1.
• (N+1)PDU costituisce la (N)SDU per il livello N
• (N)H viene aggiunto in testa a (N)SDU formando così la (N)PDU che viene trasmessa al livello N-1

PCI Express

Sistemi di Misura Distribuiti, AA 2025-2026

Francesco Santoni

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PCI SPECIAL INTEREST GROUP

• Consorzio nato nel 1992 su iniziativa di Intel con il fine di definire le specifiche della tecnologia PCI per unire il mercato intorno ad un unico standard.
• Attualmente ne fanno parte oltre 800 aziende, incluse AMD, Apple, ARM, Dell, IBM, Intel, Synopsys, Keysight, NVIDIA, Qualcomm.
• Attualmente è un ente senza scopo di lucro e chiunque può diventarne socio dietro pagamento di una quota annuale di 4000 $.

Ref. [2,5,6]

PCI SPECIAL INTEREST GROUP

• L’intenzione iniziale era garantire l’utilizzo a titolo gratuito dei brevetti a tutti i membri del consorzio.
• Il proposito non venne accolto, mentre nella versione approvata dello statuto si garantì a tutti i soci la possibilità di fare uso dei brevetti «under reasonable terms and conditions that are demonstrably free of any unfair discrimination».
• I soci hanno diritto di restare aggiornati su tutte le modifiche alle specifiche via via adottate. I non-soci possono acquistare le specifiche.

Ref. [2,5,6]

STORIA DELLO STANDARD PCI

Ref. [3]

• Aumentare la frequenza di clock riduce il carico elettrico ammissibile sul bus.
• Maggiore frequenza in generale significa dunque minor numero di slot
• Il clock ha pertanto un limite superiore alla frequenza, dopodiché è necessaria una nuova architettura.

STORIA DELLO STANDARD PCI

Ref. [3]

• Per quanto non sia inimmaginabile un ulteriore sviluppo degli standard PCI e PCI-X, i problemi di carico elettrico facevano prevedere scarsi risultati in termini di aumento di frequenza, a fronte di grandi sforzi di ricerca e sviluppo.

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• Il nuovo paradigma PCIe è sembrato invece molto più promettente sin da subito, come si vede nell’immediato balzo in avanti avvenuto già con la prima versione.

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Ref. [2]

PCI EXPRESS (PCIE)

• Nuovo paradigma o ritorno al passato? Non trasferimento parallelo ma seriale. Risolto problema dello skew. Con clock molto veloce 15 GB/s su singola corsia, 242 GB/s su 16 corsie
• Connessioni punto-punto. Di fatto non è più un bus ma una vera e propria rete a commutazione di pacchetto con relativo stack protocollare.
• Collegamenti costituiti da corsie (lane). Ogni corsia è formata da due linee differenziali per trasferimento full-duplex
• Tra due componenti possono esserci da 1 a 16 corsie. Numero di corsie si indica con x1, x2, x4, x8, x16
• Possibile bridge con bus PCI

LIVELLO FISICO

• Per il livello fisico consideriamo la struttura di un collegamento (link), che tipicamente sarà costituito da tracce di rame stampate su PCB.
• Ogni collegamento è costituito da N corsie (lane) (N= 1,2,4,8,12,16,32)
• Ogni corsia è costituita da due linee differenziali full duplex

• Il livello fisico si divide in due blocchi:
• Logico, per la codifica dei dati
• Elettrico, per la trasmissione

Ref. [2]

PCI EXPRESS (PCIE)

Architettura Intel Core i7

LIVELLO FISICO

• Efficienza dei collegamenti: MB trasferiti al secondo per pin (ovvero per ogni traccia fisica stampata sulla scheda)

LIVELLO FISICO

• Efficienza dei collegamenti: MB trasferiti al secondo su ogni pin (ovvero per ogni traccia fisica stampata sulla scheda)

LIVELLO FISICO

• Efficienza dei collegamenti: MB trasferiti al secondo su ogni pin (ovvero per ogni traccia fisica stampata sulla scheda)

LIVELLO FISICO

• Efficienza dei collegamenti: MB trasferiti al secondo su ogni pin (ovvero per ogni traccia fisica stampata sulla scheda)

LIVELLO FISICO

• Efficienza dei collegamenti: MB trasferiti al secondo su ogni pin (ovvero per ogni traccia fisica stampata sulla scheda)

LIVELLO FISICO

• Il blocco logico svolge le seguenti operazioni
• Data scrambling: tecnica usata per ridurre le risonanze. Evita corruzione dei dati e danni al circuito
• 8b/10b encoding: per il bilanciamento DC e self-clocking del segnale
• Gestione dell’header

Ref [2]

LIVELLO FISICO

8bit/10bit ENCODING

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• Definizione: 8 bit vengono rimappati su 10 bit
• 8 bit separati in due gruppi di 3 e 5 bit: HGF EDCBA (A: LSB, H: MSB)
• In output vengono aggiunti due nuovi bit i e j ed inviati nell’ordine abcdei fghj
• Si calcola RD = Running Disparity (# di 1) – (# di 0) del simbolo precedente
• Si assegnano i codici abcdei fghj in base a RD

LIVELLO FISICO

8bit/10bit ENCODING

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• Esempio:
• HGF EDCBA�010 00101
• Supponiamo RD = -1
• abcdei fghj�101001 0101

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• Code:
• D: dati; K: controllo
• Valori decimali di EDCBA e HGF
• Nell’esempio 05 e 2
• Quindi il carattere inviato è D05.2

LIVELLO FISICO

8bit/10bit ENCODING

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• Funzione: La scelta dei codici mediante RD garantisce che in media ci siano tanti 1 quanti 0
• Bilanciamento DC. La componente DC sulla linea in media è 0
• Riduzione dei consumi
• Riduzione interferenza intersimbolica
1. I diversi layer di una PCB formano un capacitore
2. Una sequenza con molti 1 carica il capacitore
3. Quando c’è la transizione a 0, la scarica è troppo lenta e lo 0 non viene registrato
• Un segnale con molte transizioni può essere utilizzato per ricostruire il clock

LIVELLO FISICO

8bit/10bit ENCODING / SELF CLOCKING / CLOCK RECOVERY / EMBEDDED CLOCK

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• Il normale clock può essere ricevuto con fase sbagliata a causa dei diversi tempi di propagazione.

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• Un segnale con molte transizioni viene usato con un circuito Phase Locked Loop (PLL) per recuperare il clock ed usarlo per sincronizzare il dispositivo ricevente
• Clock incorporato nei dati (embedded clock)

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LIVELLO FISICO

INTEGRITÀ DEL SEGNALE

• Rispetto a PCI e PCI-X non è più richiesto stampare piste rigorosamente di pari lunghezza.
• Specifiche meno restrittive sull’accuratezza della lunghezza delle piste.
• Secondo le specifiche, su un collegamento è ammissibile una skew fino a 20 ns

LIVELLO FISICO

INTEGRITÀ DEL SEGNALE

• Le PCB sono fatte di fibra di vetro
• A livello microscopico non sono uniformi, e la costante dielettrica varia tra una fibra e l’altra
• In figura, la linea N vedrà una costante dielettrica diversa dalla linea P. Questo introduce rumore sulla linea differenziale
• È necessario stampare le piste in diagonale rispetto alle fibre, così in media la costante dielettrica non varia

LIVELLO FISICO

PRESTAZIONI DELLE VARIE VERSIONI (da wikipedia)

• 8b/10b: overhead 20%; 128b/130b: overhead 1.5 %

Notes

1.  In each direction (each lane is a dual simplex channel).
2.  Transfer rate refers to the encoded serial bit rate; 2.5 GT/s means 2.5 Gbit/s serial data rate.
3.  Throughput indicates the usable bandwidth (i.e. only including the payload, not the 8b/10b, 128b/130b, or 242B/256B encoding overhead). The PCIe 1.0 transfer rate of 2.5 GT/s per lane means a 2.5 Gbit/s serial bit rate; after applying a 8b/10b encoding, this corresponds to a useful throughput of 2.0 Gbit/s = 250 MB/s.

LIVELLO FISICO

PRESTAZIONI DELLE VARIE VERSIONI (da wikipedia)

PCIe E CHIPSET

• Il primo importante successo del PCI. Separazione dei due bus, possibile il collegamento di molte periferiche

PCIe E CHIPSET

• Negli anni la richiesta di banda per le componenti più veloci (CPU, RAM, grafica) ha superato le possibilità del PCI
• Ciò portò i produttori a sviluppare soluzioni proprietarie per l’integrazione di periferiche veloci.
• PCI Express permette di integrare tutte le componenti in una sola architettura aperta.

PCIe E CHIPSET

• Le maggiori prestazioni di PCIe richiedono maggiore integrazione con la CPU
• Nelle schede madre tradizionali PCIe integrata nel Northbridge
• Possibile anche integrazione PCIe nel Southbridge, ma con prestazioni minori
• Intorno al 2010 inizia la diffusione di schede madre con CPU e funzioni del Nortbridge integrati in un solo componente

PCIe E CHIPSET

• Vecchia configurazione (anno 2004?) con Northbridge e Southbridge. PCI e PCIe sulla stessa scheda madre.

• Differenza tra connettori PCI (32 bit, dimensione fissa) e PCIe (dimensione legata al numero di corsie). Modello della foto non noto.

PCIe E CHIPSET

2023

PCIe E CHIPSET

• Foto della PCB di un chipset recente
• Gli slot PCIe principali e i canali di memoria partono direttamente dalla zona del socket CPU (root complex).
• Si notano le piste stampate in diagonale.
• Non sono più presenti northbridge e southbridge ben distinti.

TOPOLOGIA DI PCIe

Elementi della topologia come definiti dalle specifiche

• Root complex: La connessione principale tra sistema I/O e CPU e memoria
• Endpoint: ogni dispositivo che abbia le funzionalità necessarie per richiedere e completare transazioni PCI Express, o di farlo per un dispositivo non PCI Express
• Switch: come un bridge ma capaci di collegamenti multipli

THE BIG PICTURE

1. Avvio del PC: CPU invia richiesta di lettura dal BIOS
2. Device 1 riconosce che la richiesta non è di propria competenza e la instrada a device 2
3. La richiesta della CPU è ora una transazione PCI Express.
4. Device 2 riceve la richiesta, e a sua volta inoltra la richiesta al BIOS al quale è connesso con un link con poche corsie (lento)
5. Un’altra transazione PCI Express rimanda il dato a Device 1 che lo inoltra alla CPU

• Il livello di trasporto OSI è chiamato transaction layer e gestisce le connessioni end-to-end ("invia richiesta al BIOS in posizione FFF0h" oppure "ecco il risultato della lettura")
• Il livello di collegamento dati ha il compito di controllare e correggere gli errori.
• Se il pacchetto ricevuto dal livello fisico contiene errori, il data link layer non lo invia indietro al transaction layer.

PCI EXPRESS

• BUS PCI Express è un insieme di link punto-punto, gestiti come una rete ethernet (packet), con degli switch che permettono di migliorarne l’efficienza (PCI tradizionale è una semplice topologia a bus condiviso).
• Il singolo link non risente del Timing Skew (clock skew), che limita le prestazioni (compromesso dimensioni fisiche/velocità) dei BUS paralleli sincroni.
• PCB (Printed Circuit Board) più semplice ed economica (meno piste stampate)

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• Possibile connettere più dispositivi che non con PCI (maggiore banda passante, maggiore efficienza nell’utilizzo del BUS).
• Possibile sostituire tutti i BUS interni al PC con BUS PCI Express, (più semplice progettare per l’utilizzo di un unico bus).
• La prima applicazione pratica del PCI Express è stata nel campo delle schede grafiche, dove ha sostituito lo standard AGP8x per schede ad alte prestazioni.
• Motivazioni: DTBW maggiore (PCIe 1.0 x16: 4 GB/s contro 2.1GB/s di AGP8x), possibilità di fornire una potenza di alimentazione maggiore alla scheda grafica (75W contro 42W di AGP8x).

RIFERIMENTI

1. International Standard ISO/IEC 7498-1 Information technology – Open Systems Interconnection – Basic Reference Model: The Basic Model, second edition 1994-11-1, corrected and reprinted 1996-06-15
2. A. Wilen, J. Schade, R. Thornburg, Introduction to PCI Express. A Hardware and Software Developers Guide, Intel Press, 2003
3. R. Budruk, D. Anderson, T. Shanley, PCI Express System Architecture, MindShare, Inc., Addison-Wesley, 2003
4. PCI-SIG, PCI Express Base Specification Revision 6.0, 16 December 2021
5. PCI-SIG Bylaws, October 5, 2021
6. PCI-SIG Website, Section "Become a Member": pcisig.com/membership/become-member

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