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Si hallas un camino sin obstáculos, �quizás no te lleve a ninguna parte. VIGIL

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Sistemas Digitales

Electrónica Digital I

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2 of 87

Actividades y proyectos en proceso

​

Actividad

Puntos

Fecha límite

PF6

Solución del examen

F

​

PF7

Diseño Combinacional con HDL

F

​

PF8

Multiplexor

5

​

AF3

Decodificador con Display

10

​

PF9

Flip Flops

F

​

PF10

Pulsos de sincronía

5

​

AF4

Diseño Secuencial

10

AF5

PIA

40

Día del examen

Noviembre 2023

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Electrónica Digital I

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3 of 87

Producto Integrador de Aprendizaje (PIA) 40 puntos

Para su evaluación, es necesario programar una entrevista con el profesor, en la cual se mostrará el prototipo y se explicarán los procedimientos y resultados obtenidos con el apoyo de una presentación.

​

Antes de la entrevista, los estudiantes deberán haber subido los archivos entregables solicitados a la plataforma Google Classroom.

La fecha límite para la entrega de los proyectos es de al menos dos días antes de la fecha programada para el examen ordinario.

​

Se solicita a los estudiantes ser previsores ya que

no se aceptarán proyectos entregados después de la fecha acordada.

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4 of 87

Método de Diseño de Sistemas Secuenciales síncronos con el uso de HDL y su implementación en un PLD

1.- Especificar el sistema (Diagrama de transición)

2.- Determinar la cantidad de Flip Flops

a) Dependiendo de los estados

b) Usando solo salidas registradas

3.- Asignar valores a los estados

4.- Diagrama de Bloque (entradas y salidas)

5.- Construir la tabla de estado siguiente.

​

6.- Codificación en ABEL-HDL

a) Entradas y salidas

b) Sincronización de los Flip Flops

c) Asignación de valores a los estados

d) definir la secuencia (state_diagram o Truth_table)�

7.- Simulación

8.- Implementación.

Base para describir completamente

un sistema

secuencial

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Luces traseras de un auto

Diseñe un Sistema Secuencial que controle las luces traseras de un automóvil.

Se tienen tres entradas que son:

  • Botón de Flash
  • Direccional derecha De
  • Direccional Izquierda Iz

​

Además de cuatro juegos de luces de salida llamadas:

DI1, DI2 DD1, DD2

Basado en el Libro

Diseño Digital

Principios y Prácticas

John F. Wakerly

Tercera edición

Prentice Hall

Página 585

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Luces traseras de un auto

Al oprimir el botón de Flash se activará una secuencia intermitente de encender y apagar todas las luces y no importa si están activadas las direccionales.

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7 of 87

Secuencia derecha

Direccionales

DD1

DD2

Al desplazar la palanca de las direccionales hacia abajo se activará la secuencia Derecha para encender primero DD1 después DD2 y posteriormente apagar todas las luces e iniciar de nuevo con DD1

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8 of 87

Secuencia izquierda

Direccionales

DI2

DI1

Al desplazar la palanca de las direccionales hacia arriba se activará la secuencia Izquierda para encender primero DI1 después DI2 y posteriormente apagar todas las luces e iniciar de nuevo con DI1

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9 of 87

Diagrama de Transición

Direccional Derecha

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Electrónica Digital I

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10 of 87

Diagrama de Transición

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Electrónica Digital I

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11 of 87

Diagrama de Transición

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Electrónica Digital I

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12 of 87

Diagrama de Transición

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Electrónica Digital I

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Tabla de estados

6 estados

E0 a E5

3 Flip Flops

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Electrónica Digital I

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14 of 87

​

Q2

Q1

Q0

E0

0

0

0

E1

0

0

1

E2

0

1

0

E3

0

1

1

E4

1

0

0

E5

1

0

1

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Electrónica Digital I

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15 of 87

​

Q2

Q1

Q0

E0

0

0

0

E1

0

0

1

E2

0

1

0

E3

0

1

1

E4

1

0

0

E5

1

0

1

E6

1

1

0

E7

1

1

1

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Electrónica Digital I

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16 of 87

Otra opción es no tomarlos en cuenta

y usar Rst

​

Q2

Q1

Q0

E0

0

0

0

E1

0

0

1

E2

0

1

0

E3

0

1

1

E4

1

0

0

E5

1

0

1

E6

1

1

0

E7

1

1

1

1.- Diagrama de transición

3.- Asignación de valores

a los estados

2.- Tres Flip Flops

Q2, Q1, Q0

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Electrónica Digital I

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17 of 87

4.- Diagrama de bloques

Entradas y salidas

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Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

1

1

1

De

0

0

1

1

0

0

1

1

Iz

0

1

0

1

0

1

0

1

​

E0

​

​

​

​

​

​

​

​

E1

​

​

​

​

​

​

​

​

E2

​

​

​

​

​

​

​

​

E3

​

​

​

​

​

​

​

​

E4

​

​

​

​

​

​

​

​

E5

​

​

​

​

​

​

​

​

E6

​

​

​

​

​

​

​

​

E7

​

​

​

​

​

​

​

​

Entradas

Estado Presente

Al oprimir el botón de Flash se activará una secuencia intermitente de encender y apagar todas las luces �y no importa si están activadas las direccionales.

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Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

​

​

​

​

​

E1

​

​

​

​

​

E2

​

​

​

​

​

E3

​

​

​

​

​

E4

​

​

​

​

​

E5

​

​

​

​

​

E6

​

​

​

​

​

E7

​

​

​

​

​

Entradas

Estado Presente

Al oprimir el botón de Flash se activará una secuencia intermitente de encender y apagar todas las luces �y no importa si están activadas las direccionales.

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20 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

​

​

​

​

E5

E1

​

​

​

​

E5

E2

​

​

​

​

E5

E3

​

​

​

​

E5

E4

​

​

​

​

E5

E5

​

​

​

​

?

E6

​

​

​

​

​

E7

​

​

​

​

​

Entradas

Estado Presente

Al oprimir el botón de Flash se activará una secuencia intermitente de encender y apagar todas las luces �y no importa si están activadas las direccionales.

F=1, De=0, Iz=0

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21 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

​

​

​

​

E5

E1

​

​

​

​

E5

E2

​

​

​

​

E5

E3

​

​

​

​

E5

E4

​

​

​

​

E5

E5

​

​

​

​

E0

E6

​

​

​

​

E0

E7

​

​

​

​

E0

Entradas

Estado Presente

Al oprimir el botón de Flash se activará una secuencia intermitente de encender y apagar todas las luces �y no importa si están activadas las direccionales.

F=1, De=0, Iz=0

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Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

?

​

​

​

E5

E1

?

​

​

​

E5

E2

?

​

​

​

E5

E3

?

​

​

​

E5

E4

?

​

​

​

E5

E5

?

​

​

​

E0

E6

?

​

​

​

E0

E7

?

​

​

​

E0

Entradas

Estado Presente

Cual seria el estado siguiente si: La entrada fuera

F=0, De=0, Iz=0

Estando en cualquier estado

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23 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

​

​

​

E5

E1

E0

​

​

​

E5

E2

E0

​

​

​

E5

E3

E0

​

​

​

E5

E4

E0

​

​

​

E5

E5

E0

​

​

​

E0

E6

E0

​

​

​

E0

E7

E0

​

​

​

E0

Entradas

Estado Presente

Cual seria el estado siguiente si: La entrada fuera

F=0, De=0, Iz=0

Estando en cualquier estado

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24 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

​

​

​

E5

E1

E0

​

​

​

E5

E2

E0

​

​

​

E5

E3

E0

​

​

​

E5

E4

E0

​

​

​

E5

E5

E0

​

​

​

E0

E6

E0

​

​

​

E0

E7

E0

​

​

​

E0

Entradas

Estado Presente

Secuencia Derecha

F=0, De=1, Iz=0

Partiendo de E0

​

E1

E2

E0

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25 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

​

E1

​

E5

E1

E0

​

E2

​

E5

E2

E0

​

E0

​

E5

E3

E0

​

​

​

E5

E4

E0

​

​

​

E5

E5

E0

​

​

​

E0

E6

E0

​

​

​

E0

E7

E0

​

​

​

E0

Entradas

Estado Presente

Secuencia Izquierda

F=0, De=0, Iz=1

Partiendo de E0

​

E3

E4

E0

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

26 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

​

E5

E1

E0

​

E2

​

E5

E2

E0

​

E0

​

E5

E3

E0

E4

​

​

E5

E4

E0

E0

​

​

E5

E5

E0

​

​

​

E0

E6

E0

​

​

​

E0

E7

E0

​

​

​

E0

Entradas

Estado Presente

Secuencia Izquierda

F=0, De=0, Iz=1

Partiendo de E0

​

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

27 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

​

E5

E1

E0

​

E2

​

E5

E2

E0

​

E0

​

E5

E3

E0

E4

​

​

E5

E4

E0

E0

​

​

E5

E5

E0

​

​

​

E0

E6

E0

​

​

​

E0

E7

E0

​

​

​

E0

Entradas

Estado Presente

Poco probable

F=0, De=1, Iz=1

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Electrónica Digital I

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28 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

​

E2

E0

E5

E2

E0

​

E0

E0

E5

E3

E0

E4

​

E0

E5

E4

E0

E0

​

E0

E5

E5

E0

​

​

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Poco probable

F=0, De=1, Iz=1

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

29 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

​

E2

E0

E5

E2

E0

​

E0

E0

E5

E3

E0

E4

​

E0

E5

E4

E0

E0

​

E0

E5

E5

E0

​

​

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Cambio de dirección

Estando en E1 o E2 (derecha)

Pasar a Izquierda

F=0, De=0, Iz=1

E4

E4

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

30 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

​

E0

E5

E4

E0

E0

​

E0

E5

E5

E0

​

​

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Cambio de dirección

Estando en E3 o E4 (izquierda)

Pasar a Derecha

F=0, De=1, Iz=0

E2

E2

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

31 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

​

​

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Del Flash a Derecha

Estando en E5 si se desactiva F

Pasar a Derecha

F=0, De=1, Iz=0

E2

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

32 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

​

E2

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Del Flash a Izquierda

Estando en E5 si se desactiva F

Pasar a Derecha

F=0, De=0, Iz=1

E4

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Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

33 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

​

​

E0

E0

E7

E0

​

​

E0

E0

Entradas

Estado Presente

Estados E6 y E7

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

34 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

Entradas

Estado Presente

Estados E6 y E7

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

35 of 87

Tabla de estado

siguiente

​

Estado Siguiente

​

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

​

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

Entradas

Estado Presente

5.- Tabla de estado siguiente

completa

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

36 of 87

EP

Estado Siguiente

Salidas

Flip Flops

F

0

0

0

0

1

De

0

0

1

1

X

DD1

DD2

DI1

DI2

Q2

Q1

Q0

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

0

0

0

0

0

0

0

E1

E0

E4

E2

E0

E5

1

0

0

0

0

0

1

E2

E0

E4

E0

E0

E5

1

1

0

0

0

1

0

E3

E0

E4

E2

E0

E5

0

0

1

0

0

1

1

E4

E0

E0

E2

E0

E5

0

0

1

1

1

0

0

E5

E0

E4

E2

E0

E0

1

1

1

1

1

0

1

E6

E0

E0

E0

E0

E0

0

0

0

0

1

1

0

E7

E0

E0

E0

E0

E0

0

0

0

0

1

1

1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

37 of 87

MODULE direcc

“Reloj

CLK,RST PIN 1,5;

" variables de Entrada

De,Iz,F PIN 2,3,4;

"Salidas Combinacionales

DD1,DD2,DI1,DI2 PIN 23..20 istype 'com';

" Salidas Registradas FF’s

Q2..Q0 PIN 16..14 istype 'reg';

DECLARATIONS

Sinc=[Q2..Q0];

EQUATIONS

Sinc.clk=CLK;

Sinc.ar=RST;

Sincronización y

Asynchronous Reset AR

6.- Archivo ABEL-HDL

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

38 of 87

DECLARATIONS

E0 =[0,0,0];

E1 =[0,0,1];

E2 =[0,1,0];

E3 =[0,1,1];

E4 =[1,0,0];

E5 =[1,0,1];

E6 =[1,1,0];

E7 =[1,1,1];

​

Archivo ABEL-HDL

c).- Asignar valores a los estados

​

Q2

Q1

Q0

E0

0

0

0

E1

0

0

1

E2

0

1

0

E3

0

1

1

E4

1

0

0

E5

1

0

1

E6

1

1

0

E7

1

1

1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

39 of 87

State_diagram Sinc

State E0:

DD1=0; DD2=0;

DI1=0; DI2=0;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E3;

If !F & De & !Iz Then E1;

If !F & De & Iz Then E0;

If F Then E5;

Archivo ABEL-HDL

d).- definir secuencia E0

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

40 of 87

State E1:

DD1=1; DD2=0;

DI1=0; DI2=0;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E2;

If !F & De & Iz Then E0;

If F Then E5;

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

41 of 87

State E2:

DD1=1; DD2=1;

DI1=0; DI2=0;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E0;

If !F & De & Iz Then E0;

If F Then E5;

​

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E4

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E2

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

42 of 87

State E3:

DD1=0; DD2=0;

DI1=1; DI2=0;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E2;

If !F & De & Iz Then E0;

If F Then E5;

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E4

E2

E0

E5

E2

E0

E0

E0

E0

E5

E3

E0

E4

E2

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E3

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

43 of 87

State E4:

DD1=0; DD2=0;

DI1=1; DI2=1;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E0;

If !F & De & !Iz Then E2;

If !F & De & Iz Then E0;

If F Then E5;

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E0

E2

E0

E5

E2

E0

E0

E0

E0

E5

E3

E0

E4

E0

E0

E5

E4

E0

E0

E2

E0

E5

E5

E0

E0

E0

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E4

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

44 of 87

State E5:

DD1=1; DD2=1;

DI1=1; DI2=1;

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E2;

If !F & De & Iz Then E0;

If F Then E0;

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E0

E2

E0

E5

E2

E0

E0

E0

E0

E5

E3

E0

E4

E0

E0

E5

E4

E0

E0

E0

E0

E5

E5

E0

E4

E2

E0

E0

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E5

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

45 of 87

State E6:

DD1=0; DD2=0;

DI1=0; DI2=0;

GOTO E0;

State E7:

DD1=0; DD2=0;

DI1=0; DI2=0;

GOTO E0;

Archivo ABEL-HDL

F

0

0

0

0

1

De

0

0

1

1

X

Iz

0

1

0

1

X

E0

E0

E3

E1

E0

E5

E1

E0

E0

E2

E0

E5

E2

E0

E0

E0

E0

E5

E3

E0

E4

E0

E0

E5

E4

E0

E0

E0

E0

E5

E5

E0

E4

E2

E0

E5

E6

E0

E0

E0

E0

E0

E7

E0

E0

E0

E0

E0

d).- definir secuencia E6 y E7

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

46 of 87

7.- Implementación

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

47 of 87

Utilizando solo salidas registradas

​

Dd1

Dd2

Di1

Di2

E0

0

0

0

0

E2

0

0

1

0

E3

0

0

1

1

E4

0

1

0

0

E12

1

1

0

0

E15

1

1

1

1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

48 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

1

De

0

0

1

1

X

Di2

Di1

Dd1

Dd2

Iz

0

1

0

1

X

E0

E0

E4

E2

E0

E15

0

0

0

0

E2

E0

E12

E3

E0

E15

0

0

1

0

E3

E0

E12

E0

E0

E15

0

0

1

1

E4

E0

E12

E3

E0

E15

0

1

0

0

E12

E0

E0

E3

E0

E15

1

1

0

0

E15

E0

E4

E3

E0

E0

1

1

1

1

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

49 of 87

MODULE direcQ

“Reloj

CLK,RST,LT PIN 1,5,6;

" variables de Entrada

De,Iz,F PIN 2,3,4;

"Salidas Registradas FF’s

DD2,DD1,DI1,DI2 PIN 23..20 istype ‘reg';

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

50 of 87

Sinc=[DD2,DD1,DI1,DI2];

EQUATIONS

Sinc.clk=CLK;

Sinc.ar=RST;

Sinc=[DD2,DD1,DI1,DI2];

EQUATIONS

Sinc.clk=CLK;

Sinc.sp=LT;

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

51 of 87

DECLARATIONS

E0 =[0,0,0,0];

E2 =[0,0,1,0];

E3 =[0,0,1,1];

E4 =[0,1,0,0];

E12 =[1,1,0,0];

E15 =[1,1,1,1];

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

52 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

1

De

0

0

1

1

X

Di2

Di1

Dd1

Dd2

Iz

0

1

0

1

X

E0

E0

E4

E2

E0

E15

0

0

0

0

E2

E0

E12

E3

E0

E15

0

0

1

0

E3

E0

E12

E0

E0

E15

0

0

1

1

E4

E0

E12

E3

E0

E15

0

1

0

0

E12

E0

E0

E3

E0

E15

1

1

0

0

E15

E0

E4

E3

E0

E0

1

1

1

1

State_diagram Sinc

State E0:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E2;

If !F & De & Iz Then E0;

If F Then E15;

​

State E2:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E12;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E15;

​

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

53 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

1

De

0

0

1

1

X

Di2

Di1

Dd1

Dd2

Iz

0

1

0

1

X

E0

E0

E4

E2

E0

E15

0

0

0

0

E2

E0

E12

E3

E0

E15

0

0

1

0

E3

E0

E12

E0

E0

E15

0

0

1

1

E4

E0

E12

E3

E0

E15

0

1

0

0

E12

E0

E0

E3

E0

E15

1

1

0

0

E15

E0

E4

E3

E0

E0

1

1

1

1

State E3:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E12;

If !F & De & !Iz Then E0;

If !F & De & Iz Then E0;

If F Then E15;

​

State E4:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E12;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E15;

​

​

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

54 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

1

De

0

0

1

1

X

Di2

Di1

Dd1

Dd2

Iz

0

1

0

1

X

E0

E0

E4

E2

E0

E15

0

0

0

0

E2

E0

E12

E3

E0

E15

0

0

1

0

E3

E0

E12

E0

E0

E15

0

0

1

1

E4

E0

E12

E3

E0

E15

0

1

0

0

E12

E0

E0

E3

E0

E15

1

1

0

0

E15

E0

E4

E3

E0

E0

1

1

1

1

State E12:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E0;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E15;

​

State E15:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E4;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E0;

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

55 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

1

De

0

0

1

1

X

Di2

Di1

Dd1

Dd2

Iz

0

1

0

1

X

E0

E0

E4

E2

E0

E9

0

0

0

0

E2

E0

E12

E3

E0

E9

0

0

1

0

E3

E0

E12

E0

E0

E9

0

0

1

1

E4

E0

E12

E3

E0

E9

0

1

0

0

E6

E0

E12

E3

E0

E15

0

1

1

0

E9

E0

E12

E3

E0

E6

1

0

0

1

E12

E0

E0

E3

E0

E15

1

1

0

0

E15

E0

E4

E3

E0

E0

1

1

1

1

State E6:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E12;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E15;

​

State E9:

If !F & !De & !Iz Then E0;

If !F & !De & Iz Then E12;

If !F & De & !Iz Then E3;

If !F & De & Iz Then E0;

If F Then E6;

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

56 of 87

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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57 of 87

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Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

58 of 87

  • Redacción al Diagrama de transición (Planteamiento del diseño)
  • Taba de estado siguiente (Lista de cotejo) simplificada
  • Diseño usando Salidas Combinacionales (dependiendo el no de estados)
  • Diseño candidato a usar solo FFs (sin salidas combinacionales)
  • Uso del Rst Asíncrono (FF.AR=Rst)
  • Uso del Preset síncrono (FF.sp=LT)

​

​

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

59 of 87

Luces traseras de una camioneta SUV (Sport Utility Vehicle)

​

Diseño secuencial síncrono utilizando como salidas solo los FF´s

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

60 of 87

luces traseras de una camioneta SUV

Diseñe y efectué la simulación de un sistema secuencial síncrono que controles las luces traseras de una camioneta SUV

La camioneta consta de seis luces traseras tres del lado derecho

De3,De2, y Del y tres del lado izquierdo Iz3, Iz2, e Iz1.

El sistema deberá de tener seis entradas:

Dd, Di, In, F, Rst y Clk.

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

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Direccional Derecha

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Sistemas Digitales

Electrónica Digital I

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Direccional Izquierda

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Sistemas Digitales

Electrónica Digital I

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Intermitentes

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

64 of 87

Freno

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Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

65 of 87

Diagrama de bloques

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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66 of 87

Actividad en clase

Llenar en equipo los estados próximos de la siguiente tabla según el diagrama de transición y su criterio, utilice el archivo compartido en el grupo de Teams

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

67 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

​

​

​

​

​

0

0

0

0

0

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E1

E0

​

​

​

​

​

0

0

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0

0

E2

E0

​

​

​

​

​

0

0

0

1

1

0

E3

E0

​

​

​

​

​

0

0

0

1

1

1

E4

E0

​

​

​

​

​

0

0

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0

0

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E5

E0

​

​

​

​

​

0

1

1

1

0

0

E6

E0

​

​

​

​

​

1

1

1

0

0

0

E7

E0

​

​

​

​

​

0

0

1

1

0

0

E8

E0

​

​

​

​

​

0

1

1

1

1

0

E9

E0

​

​

​

​

​

1

1

1

1

1

1

E10

E0

​

​

​

​

​

1

1

0

0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

68 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

E10

0

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0

0

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E1

E0

​

​

​

​

E10

0

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E2

E0

​

​

​

​

E10

0

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E3

E0

​

​

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E10

0

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E4

E0

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​

E10

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E0

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E10

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E6

E0

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​

E10

1

1

1

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E7

E0

​

​

​

​

E10

0

0

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E8

E0

​

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​

E10

0

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E9

E0

​

​

​

​

E10

1

1

1

1

1

1

E10

E0

​

​

​

​

E10

1

1

0

0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

69 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

E10

0

0

0

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0

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E1

E0

​

​

E0

​

E10

0

0

0

1

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0

E2

E0

​

​

E0

​

E10

0

0

0

1

1

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E3

E0

​

​

E0

​

E10

0

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E4

E0

​

​

E0

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E10

0

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E5

E0

​

​

E0

​

E10

0

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E6

E0

​

​

E0

​

E10

1

1

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E7

E0

​

​

E0

​

E10

0

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1

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E8

E0

​

​

E0

​

E10

0

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1

1

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E9

E0

​

​

E0

​

E10

1

1

1

1

1

1

E10

E0

​

​

E0

​

E10

1

1

0

0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

70 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

E10

0

0

0

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E1

E0

​

​

E0

E7

E10

0

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0

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0

0

E2

E0

​

​

E0

E7

E10

0

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0

E3

E0

​

​

E0

E7

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1

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E4

E0

​

​

E0

E7

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E5

E0

​

​

E0

E7

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1

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0

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E6

E0

​

​

E0

E7

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1

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0

E7

E0

​

​

E0

E8

E10

0

0

1

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0

0

E8

E0

​

​

E0

E9

E10

0

1

1

1

1

0

E9

E0

​

​

E0

E0

E10

1

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1

1

1

1

E10

E0

​

​

E0

E7

E10

1

1

0

0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

71 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

E10

0

0

0

0

0

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E1

E0

​

E2

E0

E7

E10

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0

0

1

0

0

E2

E0

​

E3

E0

E7

E10

0

0

0

1

1

0

E3

E0

​

E0

E0

E7

E10

0

0

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1

0

E4

E0

​

​

E0

E7

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0

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E5

E0

​

​

E0

E7

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E6

E0

​

​

E0

E7

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0

E7

E0

​

​

E0

E8

E10

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1

1

0

0

E8

E0

​

​

E0

E9

E10

0

1

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E9

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​

​

E0

E0

E10

1

1

1

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E10

E0

​

​

E0

E7

E10

1

1

0

0

1

1

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Facultad de Ingeniería Mecánica y Eléctrica

Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

72 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

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0

0

0

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E1

E0

​

E2

E0

E7

E10

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0

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0

E2

E0

​

E3

E0

E7

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1

0

E3

E0

​

E0

E0

E7

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0

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1

1

0

E4

E0

E5

​

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E7

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E6

​

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E6

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E0

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0

0

E7

E0

​

​

E0

E8

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0

0

1

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0

0

E8

E0

​

​

E0

E9

E10

0

1

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E9

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​

​

E0

E0

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1

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E10

E0

​

​

E0

E7

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1

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0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

73 of 87

EP

Estado Siguiente

Salidas

Registradas

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Di3

Di2

Di1

Dd1

Dd2

Dd2

Iz

0

1

0

1

X

X

E0

E0

E4

E1

E0

E7

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0

0

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E1

E0

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0

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E2

E0

E5

E3

E0

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0

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1

1

0

E3

E0

E5

E0

E0

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0

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1

0

E4

E0

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E0

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0

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E5

E0

E6

E2

E0

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0

1

1

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0

0

E6

E0

E0

E2

E0

E7

E10

1

1

1

0

0

0

E7

E0

E5

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E0

E8

E10

0

0

1

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E8

E0

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E0

E9

E10

0

1

1

1

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0

E9

E0

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E0

E0

E10

1

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1

E10

E0

E5

E2

E0

E7

E10

1

1

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0

1

1

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

74 of 87

Código ABEL-HDL

MODULE autom

Clk,DD,DI,I,F,Rst pin 1..6;

I3,I2,I1,D1,D2,D3 pin 23..18 istype 'reg';

UANL =[I3,I2,I1,D1,D2,D3];

equations

UANL.clk=Clk;

UANL.ar=Rst;

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Sistemas Digitales

Electrónica Digital I

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75 of 87

Código ABEL-HDL

declarations

E0=[0,0,0,0,0,0];

E1=[0,0,0,1,0,0];

E2=[0,0,0,1,1,0];

E3=[0,0,0,1,1,1];

E4=[0,0,1,0,0,0];

E5=[0,1,1,0,0,0];

E6=[1,1,1,0,0,0];

E7=[0,0,1,1,0,0];

E8=[0,1,1,1,1,0];

E9=[1,1,1,1,1,1];

E10=[1,1,0,0,1,1];

​

Di3

Di2

Di1

Dd1

Dd2

Dd2

​

E0

0

0

0

0

0

0

E1

0

0

0

1

0

0

E2

0

0

0

1

1

0

E3

0

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0

1

1

0

E4

0

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1

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E5

0

1

1

1

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0

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1

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1

0

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0

E7

0

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0

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E8

0

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E9

1

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1

1

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1

1

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0

1

1

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Sistemas Digitales

Electrónica Digital I

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76 of 87

Código ABEL-HDL

state_diagram UANL

state E0:

IF !F & !I &!DD & !DI then E0;

IF !F & !I & !DD & DI then E4;

IF !F & !I & DD & !DI then E1;

IF !F & !I & DD & DI then E0;

IF !F & I then E7;

IF F then E10;

EP

Estado Siguiente

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Iz

0

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X

X

E0

E0

E4

E1

E0

E7

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E0

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E0

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E3

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E4

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E5

E2

E0

E7

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E5

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E6

E2

E0

E7

E10

E6

E0

E0

E2

E0

E7

E10

E7

E0

E5

E2

E0

E8

E10

E8

E0

E5

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E0

E9

E10

E9

E0

E5

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E0

E0

E10

E10

E0

E5

E2

E0

E7

E10

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Juan Angel Garza Garza

Sistemas Digitales

Electrónica Digital I

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Facultad de Ingeniería Mecánica y Eléctrica

77 of 87

Código ABEL-HDL

EP

Estado Siguiente

F

0

0

0

0

0

1

In

0

0

0

0

1

X

De

0

0

1

1

X

X

Iz

0

1

0

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X

X

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E0

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E0

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E7

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E3

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83 of 87

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