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Cache 13

http://faq.utn.so/enunciado-ppt

Trabajo Práctico�Sistemas Operativos�2C2015

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¿Qué es Cache 13?

Sistema que emula algunas características de un

Sistema Operativo.

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¿Cómo vamos a trabajar en esto?

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¿Desarrollo incremental?

Yo hago mi parte

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¿Desarrollo incremental?

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“Yo hice mi parte”

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¡Desarrollo iterativo incremental!

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¡Desarrollo iterativo incremental!

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Arquitectura de Cache 13

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Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

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¿Cómo corro mis programas?

Mi pedido

La respuesta

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De mCod a mProc

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

correr programa.cod

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De mCod a mProc

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

correr programa.cod

PCB

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¿Qué sentencias puede tener mi programa?

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Sentencias: iniciar

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

Ejecutar

[Contexto de ejecución]

PCB

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Sentencias: iniciar

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

Iniciar [Cant Paginas]

Estructuras

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Sentencias: iniciar

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

Iniciar [Cant Paginas]

Estructuras

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Sentencias: iniciar

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

OK / Error

Error

OK /

Error

OK →

entonces sigo

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Sentencias: escribir

Adm. Swap

CPU

Adm. Memoria

CPU

escribir “Hola”

El planificador no interviene

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Sentencias: escribir

Adm. Swap

CPU

Adm. Memoria

CPU

escribir “Hola”

[ si es necesario ]

El planificador no interviene

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Sentencias: escribir

Adm. Swap

CPU

Adm. Memoria

CPU

OK → [si fue necesario]

OK

OK →

entonces sigo

El planificador no interviene

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Sentencias: leer

Adm. Swap

CPU

Adm. Memoria

CPU

leer 13

El planificador no interviene

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Sentencias: leer

Adm. Swap

CPU

Adm. Memoria

CPU

leer 13 → [ si es necesario ]

El planificador no interviene

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Sentencias: leer

Adm. Swap

CPU

Adm. Memoria

CPU

“Hola” → [Si fue necesario]

“Hola”

OK →

entonces sigo

El planificador no interviene

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Sentencias: entrada-salida

Planificador

CPU

entrada-salida 100

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Sentencias: entrada-salida

Planificador

CPU

Bloquea al mProc

Elige otro mProc

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Sentencias: entrada-salida

Planificador

CPU

Ejecutar otro

[Contexto de ejecución]

Otro

PCB

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Sentencias: finalizar

Adm. Swap

CPU

Adm. Memoria

CPU

finalizar

El planificador no interviene

Estructuras

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Sentencias: finalizar

Adm. Swap

CPU

Adm. Memoria

CPU

finalizar

El planificador no interviene

Estructuras

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Sentencias: finalizar

Planificador

Adm. Swap

CPU

Adm. Memoria

CPU

Finalizado

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Termina una ráfaga o fin de Quantum

Planificador

CPU

Inicié�Escribí “Hola”�Leí “Hola”

...

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Muchos mensajes�

Mucha concurrencia

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¡Es MUY importante la sincronización!

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Comandos: correr PATH

Planificador

correr programa.cod

Pone programa.cod en funcionamiento

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Comandos: finalizar PID

Planificador

finalizar PID

Pone el puntero de instrucciones de PID en la última.

No lo mata. Lo fuerza a terminar su ejecución

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Comandos: ps

Planificador

ps

Devuelve el estado de todos los procesos del sistema

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Comandos: cpu

Planificador

cpu

Devuelve el % de utilización de cada CPU en el último minuto registrado (no en los últimos 60 segundos)

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¿Qué es Asignación Contigua?

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: -

Libre: 0 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

Libre: 5 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P2 → 5 a 16

Libre: 17 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P2 → 5 a 16

P3 → 17 a 19

Libre: 20 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P3 → 17 a 19

Libre: 5 a 16

20 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P3 → 17 a 19

P4 → 5 a 9

Libre: 10 a 16

20 a 49

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P3 → 17 a 19

P4 → 5 a 9

Libre: 10 a 16

20 a 49

A) P5 necesita 35 bloques → Los tengo pero no contiguos

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P3 → 17 a 19

P4 → 5 a 9

Libre: 10 a 16

20 a 49

B) Finaliza P3 → Consolido

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Asignación contigua

0	1	2	3	4	5	6	7	8	9
10	11	12	13	14	15	16	17	18	19
20	...

								...	49

Asignado: P1 → 0 a 4

P3 → 17 a 19

P4 → 5 a 9

Libre: 10 a 16

17 a 19

20 a 49

Entonces → Libre: 10 a 49

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¿Cómo funcionan los algoritmos de planificación?

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¿Cómo funcionan los accesos a memoria?

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¿Cuándo tengo que acceder a Swap y cúando no?

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¿Qué significa...?

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Paciencia

Lo vas a ver en la cursada

Pero si ya estás en tema y estás ansioso, acercate a preguntar.

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¿Preguntas?

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Checkpoint 1 - 12 de Septiembre

10%

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Checkpoint 2 - 3 de Octubre

40%

60%

70%

20%

Objetivos:

Construir incrementalmente un Planificador de procesos “mProc” básico.
Comunicar procesos del sistema correctamente.
Sincronizar correctamente la ejecución de los procesos del sistema.
Modelar la primera versión de las estructuras necesarias para el desarrollo.
Implementar la primera versión del Administrador de Memoria y del Administrador de Swap.

Requisitos mínimos:

El Planificador debe poder correr N procesos “mProc”, eligiéndolos mediante un algoritmo FIFO.
La CPU debe ser capaz de correr 1 hilo. Este hilo debe poder interpretar los comandos iniciar, leer y finalizar. Debe poder comunicarse con el Administrador de Memoria tanto para iniciar y finalizar procesos “mProc”, como para solicitar las lecturas necesarias.
El Administrador de Memoria debe ser capaz de recibir pedidos de lecturas, y directamente reenviarlos al Administrador de Swap. También debe interpretar los pedidos para iniciar y finalizar procesos “mProc”.
El Administrador de Swap debe ser capaz de recibir nuevos procesos “mProc”. También debe poder eliminar estos procesos. Ante un pedido de lectura, debe poder buscar en su partición, para devolver el contenido de página adecuado.

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Checkpoint 3 - 7 de Noviembre

80%

50%

Objetivos:

Construir un Planificador de procesos de mayor complejidad, que sea capaz de soportar una variedad de algoritmos.
Crear procesos del sistema, con múltiples hilos, correctamente sincronizados para soportar concurrencia.
Desarrollar un Administrador de memoria capaz de manejar correctamente el flujo que ocurre ante cada acceso a memoria.
Desarrollar una partición de file system de fácil manejo.

Requisitos mínimos:

El Planificador debe poder correr N procesos “mProc”, eligiendolos mediante un algoritmo Round Robin (con quantum configurable) o FIFO. El algoritmo a ejecutar será configurable, y no cambiará mientras se ejecuta el Planificador.
La CPU debe ser capaz de correr como N hilos. Estos hilos deberán poder interpretar todos los comandos previamente creados y además de permitir la escritura de páginas.
El Administrador de Memoria debe ser capaz de recibir pedidos de inicio, fin, lecturas y escrituras e interpretarlos correctamente, buscando en TLB, tabla de páginas o bien en swap, según corresponda. La TLB utilizará el algoritmo FIFO para sus reemplazos. Los procesos “mProc” tendrán una asignación a demanda de marcos con un máximo configurable, igual para todos. La sustitución será local. El algoritmo de reemplazo de marcos será FIFO. Por último, deberá implementar las tres señales previamente mencionadas.
El Administrador de Swap debe ser capaz de recibir pedidos de inicio, fin, lecturas y escrituras.

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Entrega Final - 28 de Noviembre

100%

Objetivos:

Implementar una mayor variedad de algoritmos de reemplazo de marcos.
Fomentar la investigación de los alumnos, acerca de diferentes métricas y criterios.
Investigar el uso de señales.
Finalizar el desarrollo del Trabajo Práctico.
Empaquetar el desarrollo para un fácil deployment.
Subir y taggear en GIT la última versión estable.
Validar los tests provistos por la cátedra.
Evaluar el Trabajo Práctico en el laboratorio.
Obtener conclusiones en base a la ejecución de diferentes lotes de procesos “mProc”.

Requisitos mínimos:

El Planificador debe escribir en su log las siguientes métricas, cuando un proceso finaliza: tiempo de respuesta del proceso, tiempo de ejecución, tiempo de espera.
Cada CPU debe calcular y mostrar su porcentaje de uso.
El Administrador de Memoria debe incluir los algoritmos de reemplazo de marcos FIFO, LRU y Clock Modificado. Cuando finaliza un proceso “mProc”, debe mostrar la cantidad de fallos de página vs la cantidad total de páginas accedidas para este. Cada un minuto debe mostrar la tasa de aciertos de la TLB histórica (es decir, incluyendo todos los valores generados desde que el Administrador entró en funcionamiento).
El Administrador de Swap debe, cada vez que un proceso “mProc” finalice, indicar la cantidad de páginas leídas y escritas por él. Además, debe ser capaz de compactar la partición cuando corresponda.

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¿Preguntas?