✅ Sistemas Digitales 1 (Capítulo 5)

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Principios de diseño lógico secuencial
vasanza

A continuación, se representa un Flip-Flop “SD” (FF-SD) el mismo que posee una señal de reloj “clk”, una señal para resetear el Flip-Flop llamada “resetn”, una entrada “S”, una entrada “D” y finalmente una salida “Q”.

Para realizar una conversión exitosa de un flip-flop “JK” (FF-JK) a un FF-SD, determinar cuáles de los siguientes códigos VHDL describen correctamente el funcionamiento de las señales “J” y “K”:

10 points

J <= ‘0’ when (S&D = “00”) else ‘1’;

K <= ‘0’ when (S&D = “00”) else ‘1’;

K <= ‘0’ when (S&D = “10”) else ‘1’;

J <= ‘0’ when (S&D = “11”) else ‘1’;

K <= ‘0’ when (S&D = “01”) else ‘1’;

J <= ‘0’ when (S&D = “01”) else ‘1’;

J <= ‘0’ when (S&D = “10”) else ‘1’;

K <= ‘0’ when (S&D = “11”) else ‘1’;

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